JPS59205606A - プログラマブル・コントロ−ラの演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） この発明は、プログラマブル・コントローラの演算方式
に係わり、特に８ビツト、１６ビツト等の複数ビット処
理式マイクロプロセッサを命令実行部として使用したプ
ログラマブル・コントローラにおいて、命令実行速度の
高速化を達成する方式に関する。

（従来技術とその問題点） プログラマブル・コントローラ（以下、これをＰＣとい
う）の基本的な演算処理は、ラダーダイヤグラムを構成
する各入力接点の状態を１つ１つ択一的に取り出しては
、これに基づいて論理演算を行ない、出力の状態を決定
するものであって、演算処理の高速化のためにはビット
処理式のマイクロプロセッサが好ましい。

しかし、同時にＰＣにおいては、カウンタ、タイマなど
のような複数ビット単位のデータ処理を必要とするため
、この面からするとビット処理マイクロプロセッサでは
不適当で、４ビツト、８ピッ１〜，１６ビツト等の複数
ビット処理マイクロプロセッサを使用せざるを得ない。

第１図は、このよう４Ｉ：複数ピッ１−処理式マイクロ
ブ［二１１ごツリを使用したＰＣの一例を示す電気回路
図である。

同図にａ＞いて、マイク［１ゾｒＪ　レツリ（以下、こ
れをＭ　Ｆ”　ｊｊという）１（よ、この例では８ヒツ
）−で構成さｉｔ、−（Ｔおり、ＲＯＭ　２に記憶させ
たシスｊム１［−１グラムに従−：）　−ＣＺＬ−ザブ
ログラムを実行づるＩＪかに、シス−１−１＼全体４統
括制御するものである。

そしで、周知の如く、このＭ　Ｐ　Ｕ　１の演幹部には
、ぞれぞれ８ピツ１〜で構成されたアー′Ｆ−アームレ
ータΔ［７・ジスタＡＣＣ△、［３レジスタＡＣＣＦ’
３゜ＣレジスタへＣＣＣ・・・が設（〕られでいる。

そしく第２図に承り如く、グー１−１−ムレータΔレジ
スタＡＣＣＡのＩＪ。−・−［）ｌｉは、イれぞれスタ
ックエリアＳ／−・・Ｓｌに割り当（−られ、またＤ２
（３１バ［）〜ノ１コー］−リア［）［二として割り当
てられ−Ｃいる。ここ−（゛、パワーノＤ、−１リノ’
ＰＦは周知の如く、最９１ｉの演樟結宋を格納りる一１
リ−〕７である。

次に、−Ｌ−ザブ［〕ダグラムモリ（以下、これをＵ　
Ｍどい））３３内には、例えばラダータイヤグラムの各
接点の結線状態を表わ一４ニーザブ［１グラムが、ＭＰ
Ｕで直接実行可能なマイクロ命令の形で記憶されている
。なｊ３、ＵＭ３にニーザブ［１グラムをマイクロ命令
で書込むためには、図示しない１０グラムコンソールが
使用され、このプログラムコ１ンソールからユーザ命令
の形で入力され）ζニーザブ１１グラムは、インターブ
リタブＬ］グラムでマイクロ命令に変換された後、ＵＭ
３に記憶されるのである。

ＲＡ　Ｍ　４は、演ｎ結果の一時退避」−９１その他ワ
ーキング上リアとしで使用されるもので、後述１−る−
１−−ザブ［］ダラム実行処理の説明に際して使用Ｊる
ことになる。

人出カメモリ（以下、これをＩＯＭという）５は、図示
しない入力接点の各状態Ｊ３よび出力接点の各状態をそ
れぞれ記１０する他、タイマあるいはカウンタのａ１時
＋　Ｒｆ数データをバイト単位で・記憶し−（いる。で
して、各記憶データはＩＯＭアドアドレス指定　Ａ／Ｂ
によってバイ１〜甲位でアドレス指定される。

Ｍ　Ｐ　Ｕ周辺制御回路６は、Ｍ　Ｐ　Ｕ　１から与え
られた制御信号ＣＯＮ　Ｔに基づいて、各メモリのデツ
プ（２レク］・信号Ｏ８１〜Ｃ８４，後述Ｊるビット抽
出回路７　ｄ３よびＩ　ＯＭ　書込回路８に対するす＝
１−グー１〜信号ＲＧ、う、イ１〜グー１−信号ＷＧを
形成するものである。

ピッ１ル抽出回路７は、１０Ｍ　Δ／″Ｂおよび１３Ｉ
　ｌ　　Δ２、・′（３て指定されたデータを、データ
バスの［）７にジットして取り出づ回路である。

１０　Ｍ　ｍ込回路８は、ｆ゛−タバスのＤ７に送出さ
４１にデータべ、１０Ｍ５内におｌ」る、１０Ｍアドレ
スとピッ１−アドレス（パ指定されたピッ１へに書込む
ための回路である。

次に、第５図のラダータイヤグラムに示される］−ザブ
〔１グラムを実行するために、従来より行われている演
算）５式を２通り説明する。

なお、このラダーダイヤグラムは、ユーザ命令を使用し
て次のように表わされるものである。

ＬＤ　　　　１ Ｕ１　２ まず、第１の演算方式は、第６図のノローヂＶ＝１−で
示される手順で実行される。

すなわち、最初のステップではマイクロ命令であるＩ−
Ｓ　ＲΔを実行することによって、第３図に示す如く、
ＡＣＣＡの内容を右へ１ピッ］ヘシフ］−させる。これ
により、過去の演ｎ結果は、それぞれ順次スタック８１
〜Ｓ７へとブッシコされる。

次いで、第２のステップでは、ＡＣＣＡの内容を、ＲΔ
Ｍ４の特定エリア（この例では、ｎ番地）にセーブする
。

次いで、第３のステップひは、１０Ｍアドレスとビット
・アドレスで指定されるデータを、ｌ０Ｍ５から読み出
す−とともに、これをビット抽出回路７を介してシフト
し、データバスＤ／ＢのＤ７に送出し、これをＡＣＯＡ
に格納する。

次いで、第４のステップでは、ＡＣＣＡの内容と、数値
データ１０００００００との論理積を取ることによって
、ＡＣＣＡのＤｏ−Ｄ６をマスクし、マスク結果を再び
八〇〇Ａに格納覆る。

次いＣ１第５のステップでは、八Ｃｃ△の内容とＲＡＭ
／Ｉ内のｎ番地にセーブされた内容との論理和をとり、
これをＡＣＣＡに格納する。

以上の第１〜第５ステツプを経ることによって、ＡＣＣ
ＡのＤ７には、演算結果が格納され、Ｄ。

〜Ｄ６にはそれまでの演算結果がスタックにブツシコさ
れて残されることになる。

このにうに、この第１の方式によれば、ＡＣＣＡのＤ７
をパワーフローＰＦとするとともに、ＤＯ〜Ｄ６をスタ
ック８７〜Ｓ＋とすることができ、従って、ＡＣＯＡの
各ビットを極めて有効に利用できるが、その反面ＬＤ　
　１．ＯＵＴ　　２程度の簡単なユーザプログラムの割
りには、実行ステップ数が多く、それだけ演算に時間が
かかるという問題がある。

次に、第２の演算方式は、第７図のフローチャートに示
す手順で実行される。すなわち、まず最初のステップで
は、ＲＡＭ４内に設（）られたスタックエリアのポイン
タを＋１だけイン、クリメントする。

次いで、第２のステップでは、ＡＣＯＡの内容をスタッ
クポインタで示されるＲＡＭ４内のアドレスにブツシュ
する。

次いで、第３のステップでは、１０Ｍアドレスとビット
アドレスで指定されるｌ０Ｍ５内のデータを読み出すと
ともに、これをビット抽出回路７を介してデータバスの
Ｄ７に送り出し、次いでＡＣＣＡに格納する。

このように、第２方式では実行ステップ数が少なくて済
むが、その反面ＡＣＣＡの内容はＤ７Ｌ。

か有効ではなく、Ｄｏ＝Ｄ６については不特定な値とな
ってしまう。また、プログラム実行前にポインタＸは、
ＲＡＭ４のｎ番地を指しているが、プログラム実行後に
は（ｎ＋１）番地を示してしよう。このことからも、上
記ポインタＸはラダーダイへ７グラムの一接点処理を終
了するたびに始めに指し示しＩＣアドレスから一つずつ
ずれてしまい、このことはＲＡＭ４の容量が少なくとも
接点数以上必要、あ６　Ｚ　ｈ　ｅ示５１．ヵ、もえ、
。１７）　１　ｔ＜　　　　　　’“イトに対し実際に
使用されているのは１ビツトであるため、非常にメモリ
効率が悪くコストアップに繋がるなどの問題がある。

（発明の目的） この発明は、上記の点に鑑みなされたもので、その目的
とするところは複数ビット構成のマイクロプロセッサを
用い、しかもメモリの効率を落すことなく演算速度を向
上させることにある。

（発明の（δ成と効果） この発明は複数ビットで構成されたワード単位で演算処
理を実行するマイクロプロセッサを備え、ユーザの制御
仕様に対応Ｊ−るユーザプログラムを書込んだプログラ
ムメモリから順次そのプログラムを続出し、それに従っ
て制御を実行するプログラマブル・コントローラにおい
て、ユーザプログラムを構成するオペランドに入出力ア
ドレスと制御ビットとを設け、プログラム作成時に制御
ビットを含めてオペランドを書込むようにしておき、命
令実行時には入出カメモリのデータと前記制御ビットに
Ｊこる特殊データパターンとが合成されたデータをマイ
クロプロセッサに送出するようにＵｌｃことを特徴とす
るものである。

以上の構成によれば、ＭＰＵのＡＣＣＡの各ビットを全
て有効に利用できるため、別途スタックメモリを設りる
ことが不要となり、メモリの使用効率が向上し、それと
ともに、ＩＯＭから読み出されかつ指定されたビットデ
ータを含む複数ビットデータから、指定されたビット以
外をマスクするために、ＡＣＯＡを使用した演算を行な
わないため、ＡＣＯＡデータのセーブおよび論理積演算
が不要となって、演算処理速度の高速化を図ることがで
きる。

（実施例の説明） 第８図は、この発明の一実施例のハードウェア構成を示
すブロック図である。なお、同図において前記従来例と
同一構成部分については同符号を付して説明は省略する
。

この実施例装置の特徴は従来例の構成に加えてデータ合
成ゲート回路９を新たに設けたことにある。データ合成
ゲート回路９は、第、１２図に示す如く、８個のトライ
ステートバッフ７９０〜９７を並列に設けるとともに、
’Ｄｏ＝Ｄ６に対応するｌ・ライス−ラーｌ−バッファ
＝　９０・へ−９６の人力を共通接続し−Ｃ，アドレス
バスの第１０ヒツ１へ△・′［３１０に接続し７、更に
Ｄ　７　＋＝　％目１Ｌ、する］−ライスチー１−バッ
ノＩ・９７につい（は、ピット抽出回路７の出力０月）
？に接続Ｌ・、（了れらのバラ−）７’　９０　”９７
の出力を、リードグー［・信弓ＲＧに応答しくデータバ
スｆ）　、’　Ｉ３へと送出するようにしｋものである
。

すなわら、第０図に示す如く、本実施例装置のノ′ドし
ノスバスは１６ビツ１〜′Ｃ構成されてＪ３す、第０・
・−第９ピッ１−はチャンネル設定部どして、Ｉ　０Ｍ
５のア１−１ノスラ、インに接続され、また第１１−第
＋　３ピツ［−は、第１０図に示す如くピッＩ−アドレ
スデータどじで、ヒラ１−抽出回路７８よびヒラ１〜）
７ドレスデニ１−り８１へと供給されている。

更に、この発明の特徴的なポイン１−とじては、ｉ′ド
１．ノスバスの第１０ピツＩ・［１が特に制御ヒ゛ツｌ
−とじて割り当−Ｃられでおり、この第１０ピッ１−目
のｊ′ドし・スラインは前；ｌｌ　シた如くデータ合成
ゲーｉ−回路９を構成りるＤ７の１−ライスチーＩ〜バ
ッノァ９７に人力され（いる。

従って、ＩＯＭアト１ノスおよびピッ１−〕′ドレスを
ＭＰＵから退出覆るとともに、アドレスラインの制御ピ
ッ］へに例えば”　０　’“を送出すれば、データ合成
グー［・回路９からは、ｘｏｏｏｏｏｏｏが出力され、
他方制御ヒラ１−を′１゛とづれば、×１１１１１１１
が出力されることになる。

次に、本実施例装置において、第１１図のラダ〜ダイＡ
７グラムに示されるニノーーリ゛ブ［］ダラムをプログ
ラミングし、次いでこの−Ｌ−リ゛プログラムを実行す
るｆ順を第１３図の一ノ０−９−　ｐ　−ｔ−を参照し
ながら説明する。

まず、第１１図のラダータソイ髪７グラムに示されるユ
ーリ゛プ［１グラムを／［」グラムづる場合、ユーザ命
令においては次のように記述される。

Ｄ　　　１ Ｒ２ ΔＮＤ　　３ ０Ｕ’Ｔ−４ 次に、このユーザ命令が図示しないプログラム−コンソ
ールから入力されると、所定のインターグリタグログラ
ムが実行されて、このニー１ｆ命令はＭ　Ｐ　Ｕ　ｒ直
接実行可能なマイク１」命令に変換された後、ＵＭ３に
順次記憶される。

このどき、このインタープリタプ［１グラムにおい（は
、特殊な処理が実行さ１１で、オペランドの第１０ビツ
ト目に前述した制御ビット゛′１“または′０°°が書
込まれる。

７１なわら、前述１〕たように第１１図に示されるラダ
ーダイ）７グラムをユーザ命令で表わりと、１１）１ （、）Ｒ２ ΔＮ１）３ ０　（）　　［４ となり、（Ｔの−Ｌ−ザ命令をマイク［１命令に変換す
るど、 ＩＳ［くΔ　　　　（オへ−１−ド） ＯＲへ　　　　　（オペランド） ′１　　　　　　　（Ａベシント） ＯＲ△　　　　　（オペコード） ２　　　　　　　（オペランド） ΔＮＤ△　　　　（Ａぺ］−ド） ２　　　　　　　（オペランド） １、−　ＤΔＢ　　　　（オペコード）４　　　　　　
　（オペランド） Ｓ−Ｔ’Δ△　　　　〈Ａベー」−ド）４　　　　　　
　（オペランド） となる。

そして。このとき各オペランドを表わす１６ビツ［−の
ア゛−夕の中で、第１０ピツ１〜目の制御ピッ１−に予
めオペ」−ドの内容に応じて′１″または”　ｏ　”に
書込んでおくのである。

次に、以十のインタープリタプログラムで変換されたン
イクロ命令の実行を、第１３図のフローヂｔ−−１−を
参照しながら説明する。

まづ゛、最初のステップでは、？イクロ命令ＬＳＲΔを
実行し、これにより八〇〇Ａの内容を右へ１ピツ１〜シ
フ］へさぜる。

次いで、第２のステップでは、マイクロ命令ＱＲ△　１
を実行する。すると、第８図において、１０Ｍ５からは
１０Ｍアドレスで指定された１バイト分のデータがビッ
ト抽出回路７へと読み出され、同時にビット抽出回路７
からはビットアドレスで指定されたデータがＤ７にシフ
トされた形で出力される。

また、ユーザ命令にＪ３けるＬＤ、ＯＲ命令のときには
、マイクロ命令のオペランドの第１０ビツト１］ずなわ
ら制御ビットにはＯ″が書込まれており、このためマイ
クロ命令ＯＲＡ　　１が実行されると、アドレスバスの
第１０ピツＩ〜目にはＩＩ　ＯＩＩが送出される。

このため、第１２図に示す如く、データ合成ゲート回路
９のＤ７には、ビット抽出回路で抽出された所望するデ
ータがパノノされる一方、Ｄ　ｏ　”□　Ｄ６に相当す
る各バッファ９０〜９６には、全て１１０１＋が入力さ
れ、従ってリードゲート信号ＲＧが与えられると、デー
タバスにはｘｏｏｏｏｏ。

Ｏが送出される。

次いで、このデータ合成ゲート回路９から出力されるｘ
ＯＯＯＯＯＯＯとその時点におけるＡＣＯＡの内容とは
論理和がとられ、これによりＡＣＣＡのＤ７には、演算
結果が格納され、同時にＤｏ＝０６にはそれまでのデー
タが破壊されることなく、保持されることになる。

次いで、第３のステップでは、マイクロ命令ＯＲＡ　　
２が実行される。この場合にも同様にして、アドレスラ
インの制御ビットには“Ｏ″が出力され、この結果ＯＲ
Ａ　　Ｉの実行と同様にして、ＡＯＣＡの第７ビツトＤ
７には、新たな演算結果が格納され、Ｄｏ”−Ｄ６の内
容は保持される。

次いで、第４のステップでは、マイクロ命令ＡＮＤＡ　
　２が実行される。ここで、ユーザ命令のＡＮＤ　　２
をインタープリタプログラムによってマイクロ命令に変
換する際には、オペランドの第１０ビツト目に１″が予
め書込まれている。

このため、ＡＮ、ＤＡ２が実行されると、デー　　　　
　、′合成デー１路９′）０°〜０°ｌ′″′１・　１
１１Ｕ　Ｓ　　　　　　　。

供給され、この結果データ合成ゲート回路９からは、×
１１１１１１１がデータバス上に送出される。次いで、
このデータＸ１１１１１１１とその時点にお【プるＡＣ
ＯＡの内容とは、論理積がとられ、これによりＡＣＯＡ
のＤ７には、新たな演算結果が格納され、Ｄｏ〜Ｄ６の
データは保持される。

次いで、第５のステップでは、ＬＤＡＢ　　４が実行さ
れる。ＬＤＡＢ　　４が実行されると、その時点にお【
プるＡＣＣへの内容はＡ（、ＣＢにダミーリードされて
保存されるとともに、同時にＩＯＭの指定されたアドレ
スのバイトデータはラッチパルスＬＰに応答して、ラッ
チ回路８２に記憶される。

次いで、第６のステップでは、マイクロ命令である５Ｔ
ＡＡ　　４が実行される。５ＴＡＡ　　４が実行される
と、その時点にお番プるＡＣＯＡの内容はデータバス上
に送出され、そのＤ７データだけがセレクト回路８３に
供給される。　　−セレクト回路８３は、ラッチ回路８
２に記憶されたバイトデータの中で、ビットアドレスデ
コーダ８１の出力で指定されたビットの内容を、データ
バスに送出されたＤ７データで＠換する機能を有するも
ので、これによりセレクト回路８３からは書換えが終了
した１バイト分のデータが出力される。

すると、ＭＰＵ周辺制御回路６から出力されるライトゲ
ート信号に応答して、この１バイト分のデータはゲート
回路８４を通ってｌ０Ｍ５に接続されたデータバス上に
送出され、同時に［０Ｍ５に対するライト信号に応答し
て、指定された１０Ｍアドレスに書込まれる。

以上によって、第１１図のラダーダイヤグラムに相当す
るユーザプログラムの実行が全て終了することになる。

以上のように、本発明ではＰＣの命令のオペランドに■
０アドレスと制御ビットとを設け、プログラム作成時に
は制御ビットを含めてオペコードを書込むようにしてお
き、命令実行時にはＩＯＭのビットデータと制御ビット
による特殊データパターンとを合成して、ＭＰＵのデー
タバス上に送出できるようにしたのである。

従って、従来方式のように、ＡＣＯＡの内容をワーキン
グ１すＪ７１こＨＨ避さけノこ１殻、ｌ０ｆｖｌのハイ
１−ア−々を△ＯＣ△に読込み、更にこれ４−ソフトつ
ＩＩ　Ｊ処理＋ｉｌより７スクをかける等の複雑なｆ順
が不安どなｙ（、’ｅｒｎ実行速１、σを茗しく高速化
り−るく二とが（さ、またζノイクｆ１−グ［１−Ｌ’
ツサの△ＣＯへの各ピッ１−を仝Ｃ有効に利用ζ・さる
ため、従来の第２　ｈ　Ｊ’＜の、Ｉ、−）＋＝別別途
スタックツメ１を設けることも小牧どな−）で、メＬり
の利用効率を大幅（、−向トさける（二どがＣきる。

４６　図面の１；；１甲なｄ）明 第−１図は従来の１）Ｃの電気的なｊ；、：成を示リブ
ロック図、第２図は同Ｐ　Ｃに（４′３けるＡＣＯＡの
データ内容を′示すメｔリマップ、第３図はマイク［］
命令ＬＳＦ’＜△の実ノｊ動作を示すメ［す７ツブ、第
４図（より−−−〜ンクＲＡＭに設（−」られたスタッ
ク−１リアの４Ｍ成を示すメしりンツブ、第５図は従来
例を説明１ノイ）ｌ、＝めのラダーダイヤグラムの一例
を示Ｍ図、第６図は従来の演紳プ）式の一例を示づフロ
ージャー１−１第７図は従来の演亦ブ）式の伯の一例を
示４フ［＝１−チャー１−１第８図は本発明Ｐ　Ｃの電
気的な構成を示ず１１９９図、第９図はアト１ノスライ
ンのデータ構成を承り説明図、第１０図はピッｌ−アド
レスア′−夕の意味内容を示覆説明図、第１１図は本発
明を説明夛るｋめのラダーダイヤグラムの一例を示づ図
、第１２図はｆ−全合成ゲート回路の詳細を示す図、第
１３図は本発明方式を説明づるための）Ｄ−ブヤ−１・
である。

１・・・ＭＰＵ ２・・・ＲＯＭ ３・・・ＵＭ ４・・・ＲＡＭ ５・・・ｌ０Ｍ ６・・・ＭＰｔＪ周辺制御回路 ７・・・ピッ］−抽出回路 ８・・・ＩＯＭ害込回込 回路・・ｆ−全合成グーＬ・回路 特許出願人 第６図　　　第７図 第１３図

Claims (1)

【特許請求の範囲】
1. （１）複数ビットで構成されたワード単位で演算処理を
   実行するマイクロプロセッサを備え、ユーザの制御仕様
   に対応するユーザプログラムを書込んだプログラムメモ
   リから順次そのプログラムを読出し、それに従って制御
   を実行するプログラマブル・コントローラにおいて、ユ
   ーザプログラムを構成づるオペランドに入出力アドレス
   と制御ビットとを設け、プログラム作成時に制御ビット
   を含めてオペランドを書込むようにしておき、命令実行
   時には入出カメモリのデータと前記制御ビットによる特
   殊データパターンとが合成されたデータをマイクロプロ
   セッサに送出するようにしたことを特徴とするプログラ
   マブル・コントローラの演算方式。