JPS59205606A - プログラマブル・コントロ−ラの演算方式 - Google Patents
プログラマブル・コントロ−ラの演算方式Info
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- JPS59205606A JPS59205606A JP8064783A JP8064783A JPS59205606A JP S59205606 A JPS59205606 A JP S59205606A JP 8064783 A JP8064783 A JP 8064783A JP 8064783 A JP8064783 A JP 8064783A JP S59205606 A JPS59205606 A JP S59205606A
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- JP
- Japan
- Prior art keywords
- data
- bit
- circuit
- address
- program
- Prior art date
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の分野)
この発明は、プログラマブル・コントローラの演算方式
に係わり、特に8ビツト、16ビツト等の複数ビット処
理式マイクロプロセッサを命令実行部として使用したプ
ログラマブル・コントローラにおいて、命令実行速度の
高速化を達成する方式に関する。
に係わり、特に8ビツト、16ビツト等の複数ビット処
理式マイクロプロセッサを命令実行部として使用したプ
ログラマブル・コントローラにおいて、命令実行速度の
高速化を達成する方式に関する。
(従来技術とその問題点)
プログラマブル・コントローラ(以下、これをPCとい
う)の基本的な演算処理は、ラダーダイヤグラムを構成
する各入力接点の状態を1つ1つ択一的に取り出しては
、これに基づいて論理演算を行ない、出力の状態を決定
するものであって、演算処理の高速化のためにはビット
処理式のマイクロプロセッサが好ましい。
う)の基本的な演算処理は、ラダーダイヤグラムを構成
する各入力接点の状態を1つ1つ択一的に取り出しては
、これに基づいて論理演算を行ない、出力の状態を決定
するものであって、演算処理の高速化のためにはビット
処理式のマイクロプロセッサが好ましい。
しかし、同時にPCにおいては、カウンタ、タイマなど
のような複数ビット単位のデータ処理を必要とするため
、この面からするとビット処理マイクロプロセッサでは
不適当で、4ビツト、8ピッ1〜,16ビツト等の複数
ビット処理マイクロプロセッサを使用せざるを得ない。
のような複数ビット単位のデータ処理を必要とするため
、この面からするとビット処理マイクロプロセッサでは
不適当で、4ビツト、8ピッ1〜,16ビツト等の複数
ビット処理マイクロプロセッサを使用せざるを得ない。
第1図は、このよう4I:複数ピッ1−処理式マイクロ
ブ[二11ごツリを使用したPCの一例を示す電気回路
図である。
ブ[二11ごツリを使用したPCの一例を示す電気回路
図である。
同図にa>いて、マイク[1ゾrJ レツリ(以下、こ
れをM F” jjという)1(よ、この例では8ヒツ
)−で構成さit、−(Tおり、ROM 2に記憶させ
たシスjム1[−1グラムに従−:) −CZL−ザブ
ログラムを実行づるIJかに、シス−1−1\全体4統
括制御するものである。
れをM F” jjという)1(よ、この例では8ヒツ
)−で構成さit、−(Tおり、ROM 2に記憶させ
たシスjム1[−1グラムに従−:) −CZL−ザブ
ログラムを実行づるIJかに、シス−1−1\全体4統
括制御するものである。
そしで、周知の如く、このM P U 1の演幹部には
、ぞれぞれ8ピツ1〜で構成されたアー′F−アームレ
ータΔ[7・ジスタACC△、[3レジスタACCF’
3゜CレジスタへCCC・・・が設(〕られでいる。
、ぞれぞれ8ピツ1〜で構成されたアー′F−アームレ
ータΔ[7・ジスタACC△、[3レジスタACCF’
3゜CレジスタへCCC・・・が設(〕られでいる。
そしく第2図に承り如く、グー1−1−ムレータΔレジ
スタACCAのIJ。−・−[)liは、イれぞれスタ
ックエリアS/−・・Slに割り当(−られ、またD2
(31バ[)〜ノ1コー]−リア[)[二として割り当
てられ−Cいる。ここ−(゛、パワーノD、−1リノ’
PFは周知の如く、最91iの演樟結宋を格納りる一1
リ−〕7である。
スタACCAのIJ。−・−[)liは、イれぞれスタ
ックエリアS/−・・Slに割り当(−られ、またD2
(31バ[)〜ノ1コー]−リア[)[二として割り当
てられ−Cいる。ここ−(゛、パワーノD、−1リノ’
PFは周知の如く、最91iの演樟結宋を格納りる一1
リ−〕7である。
次に、−L−ザブ[〕ダグラムモリ(以下、これをU
Mどい))33内には、例えばラダータイヤグラムの各
接点の結線状態を表わ一4ニーザブ[1グラムが、MP
Uで直接実行可能なマイクロ命令の形で記憶されている
。なj3、UM3にニーザブ[1グラムをマイクロ命令
で書込むためには、図示しない10グラムコンソールが
使用され、このプログラムコ1ンソールからユーザ命令
の形で入力され)ζニーザブ11グラムは、インターブ
リタブL]グラムでマイクロ命令に変換された後、UM
3に記憶されるのである。
Mどい))33内には、例えばラダータイヤグラムの各
接点の結線状態を表わ一4ニーザブ[1グラムが、MP
Uで直接実行可能なマイクロ命令の形で記憶されている
。なj3、UM3にニーザブ[1グラムをマイクロ命令
で書込むためには、図示しない10グラムコンソールが
使用され、このプログラムコ1ンソールからユーザ命令
の形で入力され)ζニーザブ11グラムは、インターブ
リタブL]グラムでマイクロ命令に変換された後、UM
3に記憶されるのである。
RA M 4は、演n結果の一時退避」−91その他ワ
ーキング上リアとしで使用されるもので、後述1−る−
1−−ザブ[]ダラム実行処理の説明に際して使用Jる
ことになる。
ーキング上リアとしで使用されるもので、後述1−る−
1−−ザブ[]ダラム実行処理の説明に際して使用Jる
ことになる。
人出カメモリ(以下、これをIOMという)5は、図示
しない入力接点の各状態J3よび出力接点の各状態をそ
れぞれ記10する他、タイマあるいはカウンタのa1時
+ Rf数データをバイト単位で・記憶し−(いる。で
して、各記憶データはIOMアドアドレス指定 A/B
によってバイ1〜甲位でアドレス指定される。
しない入力接点の各状態J3よび出力接点の各状態をそ
れぞれ記10する他、タイマあるいはカウンタのa1時
+ Rf数データをバイト単位で・記憶し−(いる。で
して、各記憶データはIOMアドアドレス指定 A/B
によってバイ1〜甲位でアドレス指定される。
M P U周辺制御回路6は、M P U 1から与え
られた制御信号CON Tに基づいて、各メモリのデツ
プ(2レク]・信号O81〜C84,後述Jるビット抽
出回路7 d3よびI OM 書込回路8に対するす=
1−グー1〜信号RG、う、イ1〜グー1−信号WGを
形成するものである。
られた制御信号CON Tに基づいて、各メモリのデツ
プ(2レク]・信号O81〜C84,後述Jるビット抽
出回路7 d3よびI OM 書込回路8に対するす=
1−グー1〜信号RG、う、イ1〜グー1−信号WGを
形成するものである。
ピッ1ル抽出回路7は、10M Δ/″Bおよび13I
l Δ2、・′(3て指定されたデータを、データ
バスの[)7にジットして取り出づ回路である。
l Δ2、・′(3て指定されたデータを、データ
バスの[)7にジットして取り出づ回路である。
10 M m込回路8は、f゛−タバスのD7に送出さ
41にデータべ、10M5内におl」る、10Mアドレ
スとピッ1−アドレス(パ指定されたピッ1へに書込む
ための回路である。
41にデータべ、10M5内におl」る、10Mアドレ
スとピッ1−アドレス(パ指定されたピッ1へに書込む
ための回路である。
次に、第5図のラダータイヤグラムに示される]−ザブ
〔1グラムを実行するために、従来より行われている演
算)5式を2通り説明する。
〔1グラムを実行するために、従来より行われている演
算)5式を2通り説明する。
なお、このラダーダイヤグラムは、ユーザ命令を使用し
て次のように表わされるものである。
て次のように表わされるものである。
LD 1
U1 2
まず、第1の演算方式は、第6図のノローヂV=1−で
示される手順で実行される。
示される手順で実行される。
すなわち、最初のステップではマイクロ命令であるI−
S RΔを実行することによって、第3図に示す如く、
ACCAの内容を右へ1ピッ]ヘシフ]−させる。これ
により、過去の演n結果は、それぞれ順次スタック81
〜S7へとブッシコされる。
S RΔを実行することによって、第3図に示す如く、
ACCAの内容を右へ1ピッ]ヘシフ]−させる。これ
により、過去の演n結果は、それぞれ順次スタック81
〜S7へとブッシコされる。
次いで、第2のステップでは、ACCAの内容を、RΔ
M4の特定エリア(この例では、n番地)にセーブする
。
M4の特定エリア(この例では、n番地)にセーブする
。
次いで、第3のステップひは、10Mアドレスとビット
・アドレスで指定されるデータを、l0M5から読み出
す−とともに、これをビット抽出回路7を介してシフト
し、データバスD/BのD7に送出し、これをACOA
に格納する。
・アドレスで指定されるデータを、l0M5から読み出
す−とともに、これをビット抽出回路7を介してシフト
し、データバスD/BのD7に送出し、これをACOA
に格納する。
次いで、第4のステップでは、ACCAの内容と、数値
データ10000000との論理積を取ることによって
、ACCAのDo−D6をマスクし、マスク結果を再び
八〇〇Aに格納覆る。
データ10000000との論理積を取ることによって
、ACCAのDo−D6をマスクし、マスク結果を再び
八〇〇Aに格納覆る。
次いC1第5のステップでは、八Cc△の内容とRAM
/I内のn番地にセーブされた内容との論理和をとり、
これをACCAに格納する。
/I内のn番地にセーブされた内容との論理和をとり、
これをACCAに格納する。
以上の第1〜第5ステツプを経ることによって、ACC
AのD7には、演算結果が格納され、D。
AのD7には、演算結果が格納され、D。
〜D6にはそれまでの演算結果がスタックにブツシコさ
れて残されることになる。
れて残されることになる。
このにうに、この第1の方式によれば、ACCAのD7
をパワーフローPFとするとともに、DO〜D6をスタ
ック87〜S+とすることができ、従って、ACOAの
各ビットを極めて有効に利用できるが、その反面LD
1.OUT 2程度の簡単なユーザプログラムの割
りには、実行ステップ数が多く、それだけ演算に時間が
かかるという問題がある。
をパワーフローPFとするとともに、DO〜D6をスタ
ック87〜S+とすることができ、従って、ACOAの
各ビットを極めて有効に利用できるが、その反面LD
1.OUT 2程度の簡単なユーザプログラムの割
りには、実行ステップ数が多く、それだけ演算に時間が
かかるという問題がある。
次に、第2の演算方式は、第7図のフローチャートに示
す手順で実行される。すなわち、まず最初のステップで
は、RAM4内に設()られたスタックエリアのポイン
タを+1だけイン、クリメントする。
す手順で実行される。すなわち、まず最初のステップで
は、RAM4内に設()られたスタックエリアのポイン
タを+1だけイン、クリメントする。
次いで、第2のステップでは、ACOAの内容をスタッ
クポインタで示されるRAM4内のアドレスにブツシュ
する。
クポインタで示されるRAM4内のアドレスにブツシュ
する。
次いで、第3のステップでは、10Mアドレスとビット
アドレスで指定されるl0M5内のデータを読み出すと
ともに、これをビット抽出回路7を介してデータバスの
D7に送り出し、次いでACCAに格納する。
アドレスで指定されるl0M5内のデータを読み出すと
ともに、これをビット抽出回路7を介してデータバスの
D7に送り出し、次いでACCAに格納する。
このように、第2方式では実行ステップ数が少なくて済
むが、その反面ACCAの内容はD7L。
むが、その反面ACCAの内容はD7L。
か有効ではなく、Do=D6については不特定な値とな
ってしまう。また、プログラム実行前にポインタXは、
RAM4のn番地を指しているが、プログラム実行後に
は(n+1)番地を示してしよう。このことからも、上
記ポインタXはラダーダイへ7グラムの一接点処理を終
了するたびに始めに指し示しICアドレスから一つずつ
ずれてしまい、このことはRAM4の容量が少なくとも
接点数以上必要、あ6 Z h e示51.ヵ、もえ、
。17) 1 t< ’“イトに対し実際に
使用されているのは1ビツトであるため、非常にメモリ
効率が悪くコストアップに繋がるなどの問題がある。
ってしまう。また、プログラム実行前にポインタXは、
RAM4のn番地を指しているが、プログラム実行後に
は(n+1)番地を示してしよう。このことからも、上
記ポインタXはラダーダイへ7グラムの一接点処理を終
了するたびに始めに指し示しICアドレスから一つずつ
ずれてしまい、このことはRAM4の容量が少なくとも
接点数以上必要、あ6 Z h e示51.ヵ、もえ、
。17) 1 t< ’“イトに対し実際に
使用されているのは1ビツトであるため、非常にメモリ
効率が悪くコストアップに繋がるなどの問題がある。
(発明の目的)
この発明は、上記の点に鑑みなされたもので、その目的
とするところは複数ビット構成のマイクロプロセッサを
用い、しかもメモリの効率を落すことなく演算速度を向
上させることにある。
とするところは複数ビット構成のマイクロプロセッサを
用い、しかもメモリの効率を落すことなく演算速度を向
上させることにある。
(発明の(δ成と効果)
この発明は複数ビットで構成されたワード単位で演算処
理を実行するマイクロプロセッサを備え、ユーザの制御
仕様に対応J−るユーザプログラムを書込んだプログラ
ムメモリから順次そのプログラムを続出し、それに従っ
て制御を実行するプログラマブル・コントローラにおい
て、ユーザプログラムを構成するオペランドに入出力ア
ドレスと制御ビットとを設け、プログラム作成時に制御
ビットを含めてオペランドを書込むようにしておき、命
令実行時には入出カメモリのデータと前記制御ビットに
Jこる特殊データパターンとが合成されたデータをマイ
クロプロセッサに送出するようにUlcことを特徴とす
るものである。
理を実行するマイクロプロセッサを備え、ユーザの制御
仕様に対応J−るユーザプログラムを書込んだプログラ
ムメモリから順次そのプログラムを続出し、それに従っ
て制御を実行するプログラマブル・コントローラにおい
て、ユーザプログラムを構成するオペランドに入出力ア
ドレスと制御ビットとを設け、プログラム作成時に制御
ビットを含めてオペランドを書込むようにしておき、命
令実行時には入出カメモリのデータと前記制御ビットに
Jこる特殊データパターンとが合成されたデータをマイ
クロプロセッサに送出するようにUlcことを特徴とす
るものである。
以上の構成によれば、MPUのACCAの各ビットを全
て有効に利用できるため、別途スタックメモリを設りる
ことが不要となり、メモリの使用効率が向上し、それと
ともに、IOMから読み出されかつ指定されたビットデ
ータを含む複数ビットデータから、指定されたビット以
外をマスクするために、ACOAを使用した演算を行な
わないため、ACOAデータのセーブおよび論理積演算
が不要となって、演算処理速度の高速化を図ることがで
きる。
て有効に利用できるため、別途スタックメモリを設りる
ことが不要となり、メモリの使用効率が向上し、それと
ともに、IOMから読み出されかつ指定されたビットデ
ータを含む複数ビットデータから、指定されたビット以
外をマスクするために、ACOAを使用した演算を行な
わないため、ACOAデータのセーブおよび論理積演算
が不要となって、演算処理速度の高速化を図ることがで
きる。
(実施例の説明)
第8図は、この発明の一実施例のハードウェア構成を示
すブロック図である。なお、同図において前記従来例と
同一構成部分については同符号を付して説明は省略する
。
すブロック図である。なお、同図において前記従来例と
同一構成部分については同符号を付して説明は省略する
。
この実施例装置の特徴は従来例の構成に加えてデータ合
成ゲート回路9を新たに設けたことにある。データ合成
ゲート回路9は、第、12図に示す如く、8個のトライ
ステートバッフ790〜97を並列に設けるとともに、
’Do=D6に対応するl・ライス−ラーl−バッファ
= 90・へ−96の人力を共通接続し−C,アドレス
バスの第10ヒツ1へ△・′[310に接続し7、更に
D 7 += %目1L、する]−ライスチー1−バッ
ノI・97につい(は、ピット抽出回路7の出力0月)
?に接続L・、(了れらのバラ−)7’ 90 ”97
の出力を、リードグー[・信弓RGに応答しくデータバ
スf) 、’ I3へと送出するようにしkものである
。
成ゲート回路9を新たに設けたことにある。データ合成
ゲート回路9は、第、12図に示す如く、8個のトライ
ステートバッフ790〜97を並列に設けるとともに、
’Do=D6に対応するl・ライス−ラーl−バッファ
= 90・へ−96の人力を共通接続し−C,アドレス
バスの第10ヒツ1へ△・′[310に接続し7、更に
D 7 += %目1L、する]−ライスチー1−バッ
ノI・97につい(は、ピット抽出回路7の出力0月)
?に接続L・、(了れらのバラ−)7’ 90 ”97
の出力を、リードグー[・信弓RGに応答しくデータバ
スf) 、’ I3へと送出するようにしkものである
。
すなわら、第0図に示す如く、本実施例装置のノ′ドし
ノスバスは16ビツ1〜′C構成されてJ3す、第0・
・−第9ピッ1−はチャンネル設定部どして、I 0M
5のア1−1ノスラ、インに接続され、また第11−第
+ 3ピツ[−は、第10図に示す如くピッI−アドレ
スデータどじで、ヒラ1−抽出回路78よびヒラ1〜)
7ドレスデニ1−り81へと供給されている。
ノスバスは16ビツ1〜′C構成されてJ3す、第0・
・−第9ピッ1−はチャンネル設定部どして、I 0M
5のア1−1ノスラ、インに接続され、また第11−第
+ 3ピツ[−は、第10図に示す如くピッI−アドレ
スデータどじで、ヒラ1−抽出回路78よびヒラ1〜)
7ドレスデニ1−り81へと供給されている。
更に、この発明の特徴的なポイン1−とじては、i′ド
1.ノスバスの第10ピツI・[1が特に制御ヒ゛ツl
−とじて割り当−Cられでおり、この第10ピッ1−目
のj′ドし・スラインは前;ll シた如くデータ合成
ゲーi−回路9を構成りるD7の1−ライスチーI〜バ
ッノァ97に人力され(いる。
1.ノスバスの第10ピツI・[1が特に制御ヒ゛ツl
−とじて割り当−Cられでおり、この第10ピッ1−目
のj′ドし・スラインは前;ll シた如くデータ合成
ゲーi−回路9を構成りるD7の1−ライスチーI〜バ
ッノァ97に人力され(いる。
従って、IOMアト1ノスおよびピッ1−〕′ドレスを
MPUから退出覆るとともに、アドレスラインの制御ピ
ッ]へに例えば” 0 ’“を送出すれば、データ合成
グー[・回路9からは、xoooooooが出力され、
他方制御ヒラ1−を′1゛とづれば、×1111111
が出力されることになる。
MPUから退出覆るとともに、アドレスラインの制御ピ
ッ]へに例えば” 0 ’“を送出すれば、データ合成
グー[・回路9からは、xoooooooが出力され、
他方制御ヒラ1−を′1゛とづれば、×1111111
が出力されることになる。
次に、本実施例装置において、第11図のラダ〜ダイA
7グラムに示されるニノーーリ゛ブ[]ダラムをプログ
ラミングし、次いでこの−L−リ゛プログラムを実行す
るf順を第13図の一ノ0−9− p −t−を参照し
ながら説明する。
7グラムに示されるニノーーリ゛ブ[]ダラムをプログ
ラミングし、次いでこの−L−リ゛プログラムを実行す
るf順を第13図の一ノ0−9− p −t−を参照し
ながら説明する。
まず、第11図のラダータソイ髪7グラムに示されるユ
ーリ゛プ[1グラムを/[」グラムづる場合、ユーザ命
令においては次のように記述される。
ーリ゛プ[1グラムを/[」グラムづる場合、ユーザ命
令においては次のように記述される。
D 1
R2
ΔND 3
0U’T−4
次に、このユーザ命令が図示しないプログラム−コンソ
ールから入力されると、所定のインターグリタグログラ
ムが実行されて、このニー1f命令はM P U r直
接実行可能なマイク1」命令に変換された後、UM3に
順次記憶される。
ールから入力されると、所定のインターグリタグログラ
ムが実行されて、このニー1f命令はM P U r直
接実行可能なマイク1」命令に変換された後、UM3に
順次記憶される。
このどき、このインタープリタプ[1グラムにおい(は
、特殊な処理が実行さ11で、オペランドの第10ビツ
ト目に前述した制御ビット゛′1“または′0°°が書
込まれる。
、特殊な処理が実行さ11で、オペランドの第10ビツ
ト目に前述した制御ビット゛′1“または′0°°が書
込まれる。
71なわら、前述1〕たように第11図に示されるラダ
ーダイ)7グラムをユーザ命令で表わりと、11)1 (、)R2 ΔN1)3 0 () [4 となり、(Tの−L−ザ命令をマイク[1命令に変換す
るど、 IS[くΔ (オへ−1−ド) ORへ (オペランド) ′1 (Aベシント) OR△ (オペコード) 2 (オペランド) ΔND△ (Aぺ]−ド) 2 (オペランド) 1、− DΔB (オペコード)4
(オペランド) S−T’Δ△ 〈Aベー」−ド)4
(オペランド) となる。
ーダイ)7グラムをユーザ命令で表わりと、11)1 (、)R2 ΔN1)3 0 () [4 となり、(Tの−L−ザ命令をマイク[1命令に変換す
るど、 IS[くΔ (オへ−1−ド) ORへ (オペランド) ′1 (Aベシント) OR△ (オペコード) 2 (オペランド) ΔND△ (Aぺ]−ド) 2 (オペランド) 1、− DΔB (オペコード)4
(オペランド) S−T’Δ△ 〈Aベー」−ド)4
(オペランド) となる。
そして。このとき各オペランドを表わす16ビツ[−の
ア゛−夕の中で、第10ピツ1〜目の制御ピッ1−に予
めオペ」−ドの内容に応じて′1″または” o ”に
書込んでおくのである。
ア゛−夕の中で、第10ピツ1〜目の制御ピッ1−に予
めオペ」−ドの内容に応じて′1″または” o ”に
書込んでおくのである。
次に、以十のインタープリタプログラムで変換されたン
イクロ命令の実行を、第13図のフローヂt−−1−を
参照しながら説明する。
イクロ命令の実行を、第13図のフローヂt−−1−を
参照しながら説明する。
まづ゛、最初のステップでは、?イクロ命令LSRΔを
実行し、これにより八〇〇Aの内容を右へ1ピツ1〜シ
フ]へさぜる。
実行し、これにより八〇〇Aの内容を右へ1ピツ1〜シ
フ]へさぜる。
次いで、第2のステップでは、マイクロ命令QR△ 1
を実行する。すると、第8図において、10M5からは
10Mアドレスで指定された1バイト分のデータがビッ
ト抽出回路7へと読み出され、同時にビット抽出回路7
からはビットアドレスで指定されたデータがD7にシフ
トされた形で出力される。
を実行する。すると、第8図において、10M5からは
10Mアドレスで指定された1バイト分のデータがビッ
ト抽出回路7へと読み出され、同時にビット抽出回路7
からはビットアドレスで指定されたデータがD7にシフ
トされた形で出力される。
また、ユーザ命令にJ3けるLD、OR命令のときには
、マイクロ命令のオペランドの第10ビツト1]ずなわ
ら制御ビットにはO″が書込まれており、このためマイ
クロ命令ORA 1が実行されると、アドレスバスの
第10ピツI〜目にはII OIIが送出される。
、マイクロ命令のオペランドの第10ビツト1]ずなわ
ら制御ビットにはO″が書込まれており、このためマイ
クロ命令ORA 1が実行されると、アドレスバスの
第10ピツI〜目にはII OIIが送出される。
このため、第12図に示す如く、データ合成ゲート回路
9のD7には、ビット抽出回路で抽出された所望するデ
ータがパノノされる一方、D o ”□ D6に相当す
る各バッファ90〜96には、全て1101+が入力さ
れ、従ってリードゲート信号RGが与えられると、デー
タバスにはxooooo。
9のD7には、ビット抽出回路で抽出された所望するデ
ータがパノノされる一方、D o ”□ D6に相当す
る各バッファ90〜96には、全て1101+が入力さ
れ、従ってリードゲート信号RGが与えられると、デー
タバスにはxooooo。
Oが送出される。
次いで、このデータ合成ゲート回路9から出力されるx
OOOOOOOとその時点におけるACOAの内容とは
論理和がとられ、これによりACCAのD7には、演算
結果が格納され、同時にDo=06にはそれまでのデー
タが破壊されることなく、保持されることになる。
OOOOOOOとその時点におけるACOAの内容とは
論理和がとられ、これによりACCAのD7には、演算
結果が格納され、同時にDo=06にはそれまでのデー
タが破壊されることなく、保持されることになる。
次いで、第3のステップでは、マイクロ命令ORA
2が実行される。この場合にも同様にして、アドレスラ
インの制御ビットには“O″が出力され、この結果OR
A Iの実行と同様にして、AOCAの第7ビツトD
7には、新たな演算結果が格納され、Do”−D6の内
容は保持される。
2が実行される。この場合にも同様にして、アドレスラ
インの制御ビットには“O″が出力され、この結果OR
A Iの実行と同様にして、AOCAの第7ビツトD
7には、新たな演算結果が格納され、Do”−D6の内
容は保持される。
次いで、第4のステップでは、マイクロ命令ANDA
2が実行される。ここで、ユーザ命令のAND 2
をインタープリタプログラムによってマイクロ命令に変
換する際には、オペランドの第10ビツト目に1″が予
め書込まれている。
2が実行される。ここで、ユーザ命令のAND 2
をインタープリタプログラムによってマイクロ命令に変
換する際には、オペランドの第10ビツト目に1″が予
め書込まれている。
このため、AN、DA2が実行されると、デー
、′合成デー1路9′)0°〜0°l′″′1・ 1
11U S 。
、′合成デー1路9′)0°〜0°l′″′1・ 1
11U S 。
供給され、この結果データ合成ゲート回路9からは、×
1111111がデータバス上に送出される。次いで、
このデータX1111111とその時点にお【プるAC
OAの内容とは、論理積がとられ、これによりACOA
のD7には、新たな演算結果が格納され、Do〜D6の
データは保持される。
1111111がデータバス上に送出される。次いで、
このデータX1111111とその時点にお【プるAC
OAの内容とは、論理積がとられ、これによりACOA
のD7には、新たな演算結果が格納され、Do〜D6の
データは保持される。
次いで、第5のステップでは、LDAB 4が実行さ
れる。LDAB 4が実行されると、その時点にお【
プるACCへの内容はA(、CBにダミーリードされて
保存されるとともに、同時にIOMの指定されたアドレ
スのバイトデータはラッチパルスLPに応答して、ラッ
チ回路82に記憶される。
れる。LDAB 4が実行されると、その時点にお【
プるACCへの内容はA(、CBにダミーリードされて
保存されるとともに、同時にIOMの指定されたアドレ
スのバイトデータはラッチパルスLPに応答して、ラッ
チ回路82に記憶される。
次いで、第6のステップでは、マイクロ命令である5T
AA 4が実行される。5TAA 4が実行される
と、その時点にお番プるACOAの内容はデータバス上
に送出され、そのD7データだけがセレクト回路83に
供給される。 −セレクト回路83は、ラッチ回路8
2に記憶されたバイトデータの中で、ビットアドレスデ
コーダ81の出力で指定されたビットの内容を、データ
バスに送出されたD7データで@換する機能を有するも
ので、これによりセレクト回路83からは書換えが終了
した1バイト分のデータが出力される。
AA 4が実行される。5TAA 4が実行される
と、その時点にお番プるACOAの内容はデータバス上
に送出され、そのD7データだけがセレクト回路83に
供給される。 −セレクト回路83は、ラッチ回路8
2に記憶されたバイトデータの中で、ビットアドレスデ
コーダ81の出力で指定されたビットの内容を、データ
バスに送出されたD7データで@換する機能を有するも
ので、これによりセレクト回路83からは書換えが終了
した1バイト分のデータが出力される。
すると、MPU周辺制御回路6から出力されるライトゲ
ート信号に応答して、この1バイト分のデータはゲート
回路84を通ってl0M5に接続されたデータバス上に
送出され、同時に[0M5に対するライト信号に応答し
て、指定された10Mアドレスに書込まれる。
ート信号に応答して、この1バイト分のデータはゲート
回路84を通ってl0M5に接続されたデータバス上に
送出され、同時に[0M5に対するライト信号に応答し
て、指定された10Mアドレスに書込まれる。
以上によって、第11図のラダーダイヤグラムに相当す
るユーザプログラムの実行が全て終了することになる。
るユーザプログラムの実行が全て終了することになる。
以上のように、本発明ではPCの命令のオペランドに■
0アドレスと制御ビットとを設け、プログラム作成時に
は制御ビットを含めてオペコードを書込むようにしてお
き、命令実行時にはIOMのビットデータと制御ビット
による特殊データパターンとを合成して、MPUのデー
タバス上に送出できるようにしたのである。
0アドレスと制御ビットとを設け、プログラム作成時に
は制御ビットを含めてオペコードを書込むようにしてお
き、命令実行時にはIOMのビットデータと制御ビット
による特殊データパターンとを合成して、MPUのデー
タバス上に送出できるようにしたのである。
従って、従来方式のように、ACOAの内容をワーキン
グ1すJ71こHH避さけノこ1殻、l0fvlのハイ
1−ア−々を△OC△に読込み、更にこれ4−ソフトつ
II J処理+ilより7スクをかける等の複雑なf順
が不安どなy(、’ern実行速1、σを茗しく高速化
り−るく二とが(さ、またζノイクf1−グ[1−L’
ツサの△COへの各ピッ1−を仝C有効に利用ζ・さる
ため、従来の第2 h J’<の、I、−)+=別別途
スタックツメ1を設けることも小牧どな−)で、メLり
の利用効率を大幅(、−向トさける(二どがCきる。
グ1すJ71こHH避さけノこ1殻、l0fvlのハイ
1−ア−々を△OC△に読込み、更にこれ4−ソフトつ
II J処理+ilより7スクをかける等の複雑なf順
が不安どなy(、’ern実行速1、σを茗しく高速化
り−るく二とが(さ、またζノイクf1−グ[1−L’
ツサの△COへの各ピッ1−を仝C有効に利用ζ・さる
ため、従来の第2 h J’<の、I、−)+=別別途
スタックツメ1を設けることも小牧どな−)で、メLり
の利用効率を大幅(、−向トさける(二どがCきる。
46 図面の1;;1甲なd)明
第−1図は従来の1)Cの電気的なj;、:成を示リブ
ロック図、第2図は同P Cに(4′3けるACOAの
データ内容を′示すメtリマップ、第3図はマイク[]
命令LSF’<△の実ノj動作を示すメ[す7ツブ、第
4図(より−−−〜ンクRAMに設(−」られたスタッ
ク−1リアの4M成を示すメしりンツブ、第5図は従来
例を説明1ノイ)l、=めのラダーダイヤグラムの一例
を示M図、第6図は従来の演紳プ)式の一例を示づフロ
ージャー1−1第7図は従来の演亦ブ)式の伯の一例を
示4フ[=1−チャー1−1第8図は本発明P Cの電
気的な構成を示ず1199図、第9図はアト1ノスライ
ンのデータ構成を承り説明図、第10図はピッl−アド
レスア′−夕の意味内容を示覆説明図、第11図は本発
明を説明夛るkめのラダーダイヤグラムの一例を示づ図
、第12図はf−全合成ゲート回路の詳細を示す図、第
13図は本発明方式を説明づるための)D−ブヤ−1・
である。
ロック図、第2図は同P Cに(4′3けるACOAの
データ内容を′示すメtリマップ、第3図はマイク[]
命令LSF’<△の実ノj動作を示すメ[す7ツブ、第
4図(より−−−〜ンクRAMに設(−」られたスタッ
ク−1リアの4M成を示すメしりンツブ、第5図は従来
例を説明1ノイ)l、=めのラダーダイヤグラムの一例
を示M図、第6図は従来の演紳プ)式の一例を示づフロ
ージャー1−1第7図は従来の演亦ブ)式の伯の一例を
示4フ[=1−チャー1−1第8図は本発明P Cの電
気的な構成を示ず1199図、第9図はアト1ノスライ
ンのデータ構成を承り説明図、第10図はピッl−アド
レスア′−夕の意味内容を示覆説明図、第11図は本発
明を説明夛るkめのラダーダイヤグラムの一例を示づ図
、第12図はf−全合成ゲート回路の詳細を示す図、第
13図は本発明方式を説明づるための)D−ブヤ−1・
である。
1・・・MPU
2・・・ROM
3・・・UM
4・・・RAM
5・・・l0M
6・・・MPtJ周辺制御回路
7・・・ピッ]−抽出回路
8・・・IOM害込回込
回路・・f−全合成グーL・回路
特許出願人
第6図 第7図
第13図
Claims (1)
- (1)複数ビットで構成されたワード単位で演算処理を
実行するマイクロプロセッサを備え、ユーザの制御仕様
に対応するユーザプログラムを書込んだプログラムメモ
リから順次そのプログラムを読出し、それに従って制御
を実行するプログラマブル・コントローラにおいて、ユ
ーザプログラムを構成づるオペランドに入出力アドレス
と制御ビットとを設け、プログラム作成時に制御ビット
を含めてオペランドを書込むようにしておき、命令実行
時には入出カメモリのデータと前記制御ビットによる特
殊データパターンとが合成されたデータをマイクロプロ
セッサに送出するようにしたことを特徴とするプログラ
マブル・コントローラの演算方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8064783A JPS59205606A (ja) | 1983-05-09 | 1983-05-09 | プログラマブル・コントロ−ラの演算方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8064783A JPS59205606A (ja) | 1983-05-09 | 1983-05-09 | プログラマブル・コントロ−ラの演算方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59205606A true JPS59205606A (ja) | 1984-11-21 |
Family
ID=13724154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8064783A Pending JPS59205606A (ja) | 1983-05-09 | 1983-05-09 | プログラマブル・コントロ−ラの演算方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59205606A (ja) |
-
1983
- 1983-05-09 JP JP8064783A patent/JPS59205606A/ja active Pending
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