JPS61500990A - 浮動小数点条件符号生成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 浮動小数点条件符号生成方式 本発明は数値データ処理装置に関し、特に、定義された浮動小数点演算の結果と して、ある条件符号（ｃｏｎｄ　ｉ　ｔ　ｉ　０ｎｃｏｄｅ　）を数値データ処 理装置内で生成することに関する。

本出願は、米国に於て、特許出願第５６７．８３０号として、１９８４年１月３ 日に提出されている。

背景技術 整数２の補数の演算では、全ての表示可能なビットパターンが数値を表わす。浮 動小数点（実）数システム形式に関して提案されたＩＥＥＥ標準は、数個の数値 型を定義している。即ち、 １、正規化された数（Ｎｏｒｍａｌｉｚｅｄ　ｎｕｍｂｅｒ）２、ゼロ ３、無限大 ４、非正規化数（Ｄｅｎｏｒｍａｌｉｚｅｄ　ｎｕｍｂｅｒ）５、非数（ＮａＮ ） 説明の目的上、非正規化数は、極めて小さい正規化された数と同様に扱い得る。

ＩＥＥＥ提案の、浮動小数点数に関する現時点での標準は、とりわけ、以下の点 を必要条件としている。：たとえオペランドの形式か異なっていても、提供され る全形式の浮動小数点数を比較し得ること。９０９１１１．。

互いに排他的な、４つの関係、より小ざい（ｌｅｓｓ　ｔｈａｎ）、等しイ（ｅ ｑｕａｌ）　、より大きい（ｇｒｅａｔｅｒ　ｔｈａｎ）、及び順位なしくｕｎ Ｏｒｄｅｒｅｄ）の演算が可能なこと。最後の関係は、少なくとも１個のオペラ ンドがＮａＮである時に生じる。全てのＮａＮは、自身を含めて、他の全てと、 “′順位なしパて比較されること。比較は、ゼロの符号を無視すること（即ち、 十〇＝−０＞。」 周知の浮動小数点条件符号生成方式では、複雑な論理を用いて、２個のオペラン ド間の大きざの関係から、上記の関係を直接生成している。このためには、極め て多大な論理演算と回路が必要である。

発明の要約 従って、本発明の目的は、上記の４つの関係を検査するために使用可能な浮動小 数点条件符号の改良型生成方法を提供することである。

本発明のこの目的は、２個のオペランド間の大小関係でなく、結果としてのオペ ランドのデータタイプを用いて浮動小数点条件符号を生成するための方法を提供 することによって達成される。

図面の簡単な説明 第１図は、本発明を使用したデータ処理装置のブロック図でおる。

第２図は、第１図のデータ処理装置の命令処理シーケンスを示す流れ図である。

第３図は、第２図の命令処理シーケンスにあける、オペランドタグシーケンスの 詳細流れ図である。

第４図は、本発明による、ある条件符号生成に使用可能な論理を示す論理図であ る。

発明の説明 第１図は、本発明の好ましい実施例に従って構成されたデータ処理装置１０を示 す。動作において、処理装置１０は、一般に、第２図の流れ図に従って命令を実 行する。処理装置１０は数種類の異なった形式の命令を実行できるが、本発明は 主として、任意の複数個のデータ形式を有し得るオペランドに関して実行される 任意の裡数個の異なった数値演算を指定する命令を目的としている。本発明の目 的のためには、このような数値演算は、単項（正弦、逆正接、平方根等）又は、 ２項（加算、乗算等）の演算でよい。一方、データ形式は、異なる長さくバイト 、語、長話等）でよい。このような処理装置は、異なる型（整数、ＢＣＤ、浮動 小数点等）のデータの演算か可能でおるが、浮動小数点演算に重点か置かれてい る。

初めに、バスインタフェースユニット１２は、処理装置１０によって実行される べき各命令を命令レジスタ１４にロードする。該バスインタフェースユニット１ ２は、米国特許第４．３４８．７２２号に記載されているようなバス制御装置で もよいが、望ましい実施例は、１９８３年４月１８日に提出され本発明の譲受人 に狙渡された、ゾルノフスキー他の同時係属出願（第４８５．６７２号）に表示 及び記載されたようなコプロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）インタフェース の形をしている。いずれの形態においても、バスインタフェースユニット１２は 、実行開始マイクロシーケンスのマイクロ番地を、次マイクロ番地マルチプレク サ１Ｂに出力するため、ＡＯプログラマブルロジックアレー（ＰＬＡ）１６をイ ネーブルすることによって、命令の実行を開始する。同時に、Ａ１　ＰＬＡ２０ は、命令の特定動作クラス（ＯＰ）（即ち、メモリからレジスタへ、レジスタか らレジスタへ、又は、レジスタからメモリへ）に適した前処理マイクロシーケン ス用のマイクロ番地と、更に、必要であれば、ソースオペランドＲＸのデータ形 式を選択する。

マイクロマシン２２が当初アイドル状態と仮定すると、マルチプレクサ１８は、 Ａ０マイクロ番地をマイクロマシン２２に直ちに送出するため、イネーブルされ る。望ましい形態では、実行開始マイクロシーケンスは、Ａ１マイクロ番地をマ イクロマシン２２に送出するためにマルチプレフサ１８をイネーブルする前に、 Ａ１　ＰＬＡ２０が処理を完了するための時間、マイクロマシン２２の動作を遅 延させる。

例えば、命令のクラスがメモリからレジスタへの処理を示していれば、Ａ１　Ｐ ＬＡ２０によって呼出された前処理マイクロシーケンスは、先ずマイクロマシン ２２に命令を出し、バスインタフェースユニット１２と共同で、ソースオペラン ドを、いくつかのオペランドレジスタ２４の１個にロードさせる。次に、前処理 マイクロシーケンスは、マイクロマシン２２をイネーブルし、元のソースオペラ ンドを内部データ形式に変換するため、一連のオペランド処理ステップにおいて 、実行ユニット２６を制御させる。この変換されたオペランドは、望ましくは、 実行ユニット２６内の（図示されない）ワークレジスタに保持される。

好ましい形態では、特定内部データ形式は、利用可能な全てのデータ形式の７超 集合（ｓｕｐｅｒｓｅｔ　ｌであるように留意して選択される。例えば、オペラ ンドは、長さ１バイト、１詔、１長語の整数として、バックされた２進化１０進 数（ＢＣＤ＞形式の基数に１０を有する浮動小数点数として、又は単精度、倍精 度、又（は拡張精度の基数２の浮動小数点数として表わされ得ると仮定する。基 数１０の浮動小数点数から基数２の浮動小数点数への変換に於て必ず発生する誤 差のような、いくらかの特別な場合を除いて、上記の種々の形式の全てのオペラ ンドは数値範囲又は精度を減少させずに、基数２の拡張積度浮動小数点形式に変 換し得る。

同様に、ある所望の数値演算か実行されると、オペランドが全く変換されなかっ た場合に可能な、数値範囲及び精度を保持して、該演算の結果を、上記形式のい ずれにも、変換し直すことか可能である。この例では、基数２の拡張精度浮動小 数点形式は、所望の「司集合」であり、かつ、望ましい内部データ形式でおる。

メモリからロードされたオペランドが、既に、基数２の拡張精度浮動小数点形式 であれば、上記のような形式変換は不要である。しかし、外部で使用される指数 形式は、典型的には、１６進数値５３ＦＦＦでバイアスされていて、一方、実行 ユニット２６で使用される好ましい形式は、２の補数の取扱いを容易にするため 、−１でバイアスされている。従って、望ましい形式の前処理マイクロシーケン スは、マイクロマシン２２に命令し、ワークレジスタ内のオペランドの指数をバ イアスし直す一連の短い処理を実行ユニット２６に実行させる。同様に、命令の クラスがレジスタからレジスタへの処理を示してあれば、前処理マイクロシーケ ンスは、単にマイクロマシン２２に命令し、適当な１個のオペランドレジスタ２ ４から実行ユニット２６へオペランドをロードさせ、更に、実行ユニット２６に 指数をバイアスし直すシーケンスを実行させる。

オペランド形式の変換、又は指数のバイアスし直しが完了すると、前処理マイク ロシーケンスは、結果としてのオペランドをデータタイプに関して「タグ処理」 するためにマイクロマシン２２に命令する。本発明の目的のためには、オペラン ドは、４個のデータタイプのいずれでもよい。即ち、正規化されたタイプ（ＮＯ ＲＭ＞、ゼロ（ＺＥＲＯ＞、無限大（ＩＮＦ＞、又は［非−故（ｎｏｔ−ａ−ｎ ｕｍｂｅｒ）ｊ　（Ｎ　、Ａ、　Ｎ　＞である。拡張精度浮動小数点オペランド に関しては、正規化データタイプは、「正規化されたタイプ」、即ら、指数が可 能な最小指数以上で最大可能指数未満であって、ゼロでない仮数部（ｓｉｇｎｉ ｆｉｃａｎｄ）は最上位ビット（ＭＳＢ）に１を有している場合と、「デノーマ ライズドタイプ」、即ち、最小指数を有し、ゼロでない仮数部はＭＳＢにＯを有 する場合と、「アンノーマライズドタイプ」、即ち、指数が最小値より大きく、 最大値未満であって、ゼロでない仮数部がＭＳＢにＯを有する場合とを含む。他 方、ＺＥＲＯデータタイプは、指数は最小値で、仮数部はオールゼロである。一 方、ＩＮＦデータタイプでは、指数は最大値で、小数部はオールゼロでおる。最 後に、ＮＡＮデータタイプに於−Ｃは、指数は最大値であり、小数部はゼロでは ない。

第３図に示すように、前処理マイクロシーケンスのタグ処理部は、先ずマイクロ マシン２２をイネーブルし、同時に゛ソースタグインクリメント°’　（ＩＮＳ Ｔ）信号と“″デスティネーションタグインクリメント”（ＩＮＤＴ）信号とを デコーダ３２に与えることによって、ソースオペランドタグ（ＳＴＡＧ）レジス タ２８とデスティネーションオペランドタグ（ＤＴＡＧ）レジスタ３Ｑをクリア する。タグ処理マイクロシーケンスは、続いて、マイクロマシン２２に命令し、 実行ユニット２６にオペランドの指数と、最大可能指数とを比較させる。実行ユ ニット２６が゛等しくないパことを示せば、次に、マイクロマシン２２に命令が 出され、実行ユニット２６がオペランドの仮数部がオールピロかどうかの決定を 行う。このテストを行う１つの便利な方法は、仮数部の補数をとり、１を加算し て繰上り（ｃａｒｒｙ　ｏｕｔ）が発生するかをみることである。実行ユニット ２６が゛′繰上りなし″を示せば、オペランドの仮数部はゼロでなく、タグ処理 マイクロシーケンスは、オペランドが正規化された形式であることを正しく決定 して、５ＴＡＧ２８にｔａ　”　ｏ”を残して、他のルーチンに移る。他方、実 行ユニット２６が゛′繰上りありパを示せば、仮数部はゼロにちがいないし、タ グ処理マイクロシーケンスはマイクロマシン２２をイネーブルし、ｌＮ５Ｔをデ コーダ３２に送出することによって５ＴＡＧ２８をインクリメントさせ、５ＴＡ Ｇ２８に値“１゛°を残して、他のルーチンに移るようにする。

実行ユニット２６が、オペランドの指数が最大指数に′“等しい゛ことを示せば 、タグ処理マイクロシーケンスはマイクロマシン２２をイネーブルし、Ｉ　ＮＳ Ｔをデコーダ３２に２度送出することによって５ＴＡＧ２８の内容に２を加算さ せる。涜いて、マイクロマシン２２は、仮数部の小数部がオールゼロか否かを決 定するため、実行ユニット２６をイネーブルするよう命令を受ける。上記のよう に、実行ユニット２６がパ繰上げめりパを示せば、小数部はぜ口でなくてはなら ないし、タグ処理マイクロシーケンスは、オペランドが無限大であることを決定 して、Ｓ　Ｔ　、Ａ、　＜３２６に値°“２パを残して、他のルーチンに移るこ とができる。

他方、実行ユニット２６が°“繰上げなし″を示せば、小数部はゼロのはずはな く、タグ処理マイクロシーケンスは、マイクロマシン２２をイネーブルし、Ｉ　 ＮＳＴをデコーダ３２に１度送出することで５ＴＡＧ２８をインクリメントさせ 、５ＴＡＧ２８に値“°３′′を残して他のルーチンに移るようにさせる。

ソースオペランドのタグ処理が終了すると、前処理マイクロシーケンスは、適当 なオペランドレジスタ２４から実行ユニット２６内のく図示しない）ワークレジ スタにデスティネーションオペランド（選択されたオペランドが２項形式でない 場合には無意味なこともあり得る）をロードするため、マイクロマシン２２をイ ネーブルする。前処理マイクロシーケンスは、デスティネーションオペランドの タグ処理のために、タグ処理マイクロシーケンスを再び実行する。しかし、この 時には、タグ処理マイクロシーケンスは、５ＴＡＧ２８とＤＴＡＧ３０をクリア するためにマイクロマシン２２をイネーブルしないで、単に、デスティネーショ ンオペランドのデータタイプの分析に進む。タグ処理マイクロシーケンスの柊り に於て、ＤＴＡＧ３０内の値は、上記の適切な符号を反映する。

デスティネーションオペランドのタグ処理か完了すると、必要であれば、前処理 マイクロシーケンスは、マイクロマシン２２に命令を出し、Ａ２　ＰＬＡ３４か 、命令レジスタ１４の拡張（ＥＸ）部分で示される特定数値演算に適した演算実 行マイクロシーケンスのマイクロ番地を提供できるようにさせる。次に、前処理 マイクロシーケンスは、マイクロマシン２２に、マルチプレクサ１Ｂをイネーブ ルしてＡ２マイクロ番地を送出させるよう命令を与える。

多くの場合、オペランドが特別なデータタイプ（即ち、ゼロ、無限大、又はＮＡ Ｎ＞であるときには、ある特定の数値演算の結果は、デフオールド値（即ち、＋ ゼロ、−無限大等）になる。ゼロ除算、無限大の乗算、又は、ＮＡＮでおるオペ ランドのような特別な場合を、できるだけ早期に検出するため、Ａ２　ＰＬＡに よって選択された演算実行マイクロシーケンスも、５ＴＡＧ２８とＤＴＡＧ３０ 内のタグ情報に依存する。先ず、オペランドか正規化された形式であるとしてタ グ付けされたと仮定すると、Ａ２　ＰＬＡは、実際の演算実行マイクロシーケン スのマイクロ番地を出力する。選択された数値演算に従って、演算実行マイクロ シーケンスは、演算を実施する適当な一連のステップにおいて実行ユニット２６ を制御するため、マイクロマシン２２をイネーブルする。続いて、演算実行マイ クロシーケンスは、マイクロマシン２２に命令し演算中の全ての例外を報告させ る。望ましい形態では、このような例外は、オーバフロー、アンダフロー、不正 確（丸めの結果）、ゼロ除算、及び不正演算を含む。

これに対して、オペランドが特別なデータタイプ（即ち、ゼロ、無限大、又は、 ＮＡＮ＞としてタグ付けされていると仮定する。この場合、Ａ２　ＰＬＡは、特 別な演算マイクロシーケンスのマイクロ番地を提供する。該シーケンスは、適切 でおれば、マイクロマシン２２に命令し、対応する例外がおればそれを報告する 前に、デフオールド結果をデスティネーションオペランドレジスタ２４にロード させる。本弁明のこの点から、３つの極めて重要な利益が実現される。すなわち 、演算実行マイクロシーケンスは、特別な場合を検出し処理する義務から解放さ れ、従って高速演算実行か可能となる。これらの全ての特別な場合は、計算の実 行が必要ないので）※めて高速て処理される。ざらに、上記の特別な演算マイク ロシーケンスは全ての命令に共通でおり得るので、多大なマイクロコード空間が 節約される。

例外を報告後、演算実行マイクロシーケンスと特別演算マイクロシーケンスとは 、マイクロマシン２２に命令を出し、まだ実行ユニット２６内の（図示しない） ワークレジスタにある結果を、選択された１例のオペランドレジスタ２４に記憶 させる。次に、マイクロマシン２２はイネーブルされ、適当な条件符号をセット し、報告された例外を、使用者用に、バスインタフェースユニット１２内の（図 示しない）ステータスレジスタにログする。マルチプレクυ１８か次にイネーブ ルされ、次の命令が実行のために受付けられるのであればその時に、ＡＯマイク ロ番地を送出する。望ましい形態では、クロックも電力面杓のために停止され、 パスインタフェースユニット１２は、次の命令か命令レジスタ１４にロードされ ている時にのみクロックを再始動する。

命令クラスがレジスタからメモリへの処理を示せば、即ち先に計算された結果が メモリに記憶されるべき場合には、Ａｌ　ＰＬＡ２０によって呼出されｔ＝前込 理マイクロシーケンスは、先ず、マイクロマシン２０に命令し、特定のソースオ ペランドを、いくつかのオペランドレジスタ２４の内の１つから実行ユニット２ ６にロードさせる。次に、前処理マイクロシーケンスは、ソースオペランドのタ グ処理のためタグ処理マイクロシーケンスを実行することをマイクロマシン２２ に命じる。

ソースオペランドのタグ処理か完了すると、前処理マイクロシーケンスは、マイ クロマシン２２に命令し、Ａ３ＰＬＡ３６をイネーブルし、ソースオペランドを 内部データ形式から、命令で指示される外部データ形式に変換するのに適切なオ ペランド変換マイクロシーケンスのマイクロ番地を出力させる。続いて、前処理 マイクロシーケンスは、マイクロマシン２２に命じてＡ３マイクロ番地をマルチ ブレクサ１８から出力させた後に、他のルーチンに移る。

選択された外部データ形式に従って、オペランド変換マイクロシーケンスは、次 に、マイクロマシン２２をイネーブルし、内部データ形式から、いくつかの外部 データ形式の内の選択された１つのものに変換するため、一連のオペランド処理 ステップにおいて実行ユニット２６をアリ御させる。続いて、オペランド変換マ イクロシーケンスは、演筒中に検出した例外を報告することをマイクロマシン２ ２に命令する。例外を報告した後に、オペランド変換マイクロシーケンスは、マ イクロマシン２２に命じて、バスインタフェースユニット１２と共同して、実行 ユニット２６内の（図示しない）ワークレジスタにある結果を、（図示しない） 外部メモリの選択された番地に記憶させる。次に、マイクロマシン２２はイネー ブルされ、過当な条件符号をセットし、報告された例外を、使用者用に、バスイ ンタフェースユニット１２内の（図示しない）ステータスレジスタにログする。

続いて、マルチプレクサ１８がイネーブルされ、次の命令が実行のために受付け られるならばその時に、ＡＯマイクロ番地を送出する。望ましい形態では、クロ ックも電力節約のために停止され、バスインタフェースユニット１２は、次の命 令が命令レジスタ１４にロードされた時にのみ、クロックを再始動する。

バスインタフェースユニット１２のステータスレジスタに送られた条件符号は、 ４種類あり、ｍ０Ｖｅ　ＩＩＩＬｌｌｔｉｐｌｅ命令を除いて、浮動小数点デー タレジスタに関連する全てのｍｏｖｅ　（移動）と算術命令の終了時点て、セッ トされ１ｑる。

条件符号は次の通りである。

Ｎ−ｉ終結果が負（符号ビット）。

Ｚ−最終結果がゼロ。

１−最終結果が無限大。

＼ＡＮ−最終結果がＮＡＮ、又は浮動小数点数比較結果が順序不明（ｕｎｏｒｄ ｅｒｅｄ）。

４個の浮動小数点条件符号（ＦＰＣＣ）ビットは、演算の結果としてのデータタ イプによって以下のようにセット００００−！−正規化又は非正規化 １００　０　−正規化又は非正規化 ００１　０　＋無限大 １０１　０　−無限大 Ｘ０Ｏ１ＮＡＮ データタイプはデータ形式と密接に関係しているので、条件符号は、以下の方法 のいずれかによって生成され得る。

ＩＥＥＥ標準の厳格に定義された基本形式（ｂａＳｉＣｆｏｒｍａｔ）　（シン グル、又はダブル）の１つにおいて算術演算結果を生成する実例（ｉｍｐｌｅｍ ｅｎｔａｔｉｏｎ）では、以下の表が、各形式に対する最小と最大の正規化数（ 各々、”　ｍ　ｉ　ｒ＋ｅｘｐ”と”’ｍａｘｅｘｐ”　）に従って、データタ イプを示す。

正規化ｍ１ｎｅＸｐ＜＝ｅＸｐ＜＝ｍａＸｅＸｐ　（１，）ＸＸ、、、ＸＸ非正 規化　ｍ１ｎｅｘｐ　−１（０，）＜ノンゼロ〉ゼ　ロ　ｍ１ｎｅｘｐ−１（０ ，）ＯＯ，、、ＯＯ無限大ｍａｘｅｘｐ＋１　（ｘ、　）ＯＯ，、、ＯＯｎ　ａ 　ｎ　ｍａｘｅｘｐ＋１　（Ｘ、）＜ノンゼロ〉＊：整数部ビットは、基本形式 では暗に示される。

ＩＥＥＥ標準の、ゆるやかな定義（本発明の望ましい定義）に従った拡張形式で の算術演算結果を生成する実例では、以下のようになる。

ＩＥＥＥ標準は、拡張精度に関して、データ形式を厳密には規定していないので 、以下に於ては、本発明のデータタイプ定義を説明するだけとする。

拡張形式は、明示した（ｅｘｐｌｉｃｉｔ）整数部ビット（ｊ）を用いるＣ該標 準は、拡張形式に於て、暗示した（ｉｍｐｌｉｃｉｔ）又は明示した整数部ビッ トの使用を認める。更に、該標準は、ゼロ、！！限大、デノーマライズト、及び ＮＡ＼データタイプに使用される確保した指数を恒めて大まかに定性している。

本則では、拡張形式用の確保された指数から選択した基本形式の規則に従う。し かし、これらの技（（・ｊは、該標準に合致する全ての拡張精度に、容易に適用 可能である。

正　規　化　ｍ１ｎｅｘｐ＜＝ｅｘｐ＜＝ｍａｘｅＸｐ　１．ＸＸ、、、ＸＸ非 正規化　ｍ１ｎｅｘｐ　Ｏ，＜ノンゼロ〉ゼ　ロ　ｍ１ｎｅｘｐ　Ｏ，ＯＯ，、 、ＯＯ無限大ｍａＸｅＸｐ＋１　Ｘ、　ＯＯ，、，００ｎ　ａ　ｎ　ｍａＸｅＸ ｐ＋１Ｘ、　＜ノンゼロ〉＊：整数部ビットは、基本形式に於て、明示されてい る。

拡張した場合にＦＰＣＣを形成する方法。

浮動小数点仮数部（シグニフイカント）をビット列として定義する。

ｊ、ｆｆｆｆ、、、、　、ｆｆｆｆ ここで、１１　ｊ　、　ＴＩは、明示された整数部ビットであり、“’ｆｆｆｆ 、、、、　、ｆｆｆｆ”は、小数部である。

ハードウェア要素（ラッチ〉を以下のように定義する。

結果の符号−３ＩＧ＼−Ｆ　ＬＡＧ 結果の整数部ビット（ｊ）−＼−０ＵＴ結果の全小数ヒツトの論理和−Ｃ−ＯＵ Ｔ（ｍａＸｅＸｐ＋１）に等しい結果の指数＝　Ｍ　Ａ　Ｘ　Ｅ　Ｘ　ＰＣＯＵ Ｉ−及びＭ　Ａ　Ｘ　Ｅ　Ｘ　Ｐは共に、ハードウェア比較器又は内部ＡＵ条件 の出力となり得る。

以下の等式は、拡張形式の結果を生成する実例に於てＦＰＣＣを設定するために 必要な論理である。

Ｎ＝ＳＩＧｉ＼−ＦＬＡＧ ｚ　＝　ｎｏｔ団ＡＸＥＸＥＰ）−ｎｏｔ（ＣＯυＴ）−ｎｏｔ［Ｎ　０ＵＴ） Ｉ＝〜ＩＡＸＥＸＰ−ｎｏｔ　（Ｃ０ＵＴ）・＼Ａ、＼＝ＭＡＸＥＸＰ−Ｃ−Ｏ ＵＴＦＰＣＣは、ノーマライズト数とデノーマライズド数を区別しない点に注目 されたい。この機能は、次の付加的なハードウェア要素を定義することで容易に 達成され１写る。

（ｍｉｎｅｘｐ）Ｌ：等しい結果の指数−Ｍｌ＼ＥＸＰ更に、デノーマライズド 数のための付加的なＦＰＣＣピッドＤ”を定義する。こうすると、ＦＰＣＣのＤ ビットは、次式で設定される。

Ｄ＝ＭＩＮＥＸＰ−Ｃ０ＵＴ−ｎｏｔ（Ｎ　０ＵＴ）”Ｄ”ＦＰＣＣビットは、 結果を基本形式で生成する実例に於て有用でおる。本発明は、結果を拡張形式で 生成するので、ここで定義する°′Ｄ゛ビットは、単に、拡張精度デノーマライ ズド数（まれにしか発生しない）を示すだけである。

既に述べたように、提案されたＩＥＥＥｆｉ準は、以下の４つの関係を定義し、 これらの生成を、浮動小数点数比較演算の結果としてのみ規定している。本発明 の処理装置は、ｍｏｖｅ　ｍｕｌｔｉｐｌｅ命令を除き、浮動小数点データレジ スタに関連する全てのｍｏｖｅ及び算術演算命令の終了時に、これらの関係を生 成できる。

ＥＱ　等しい ＧＴ　より大きい ＵＮ　順序なしくアンオーダード） アンオーダードの関係（よ、浮動小数点数比較において、一方もしくは双方のオ ペランドか＼Ａ＼である場合に発生する。

条件符号の設定か実行された演算に対して独立であることは重要でおる。即ち、 条件符号は生成された結果のデータタイプを示すにすぎない。該結果のデータタ イプから１ＥＥＥ定義の関係を、この条件符号セットを用いて導き得ることが分 った。整数条件符号の設定が、「実行された演算」及びその結果に依存する点に おいて、これは従来のプロセッサと異なる。

上記の条１＃符号は、以下の式を用いてＩＥＥＥの関係を生成するために使用さ れる。

ＥＱ＝Ｚ ＧＴ７ｎｏｔ（＼十ＮＡＮ＋Ｚ） ＬＴ＝Ｎ−ｎｏｔ　（ＮＡＮ十Ｚ） ＵＮ＝ＮＡＮ （ここで、・は論理積でおり、士は論理和である。）結局、便利なことに、浮動 小数点数プロセッサでは、有意な条件組合せの各々に対してとられる（又は、識 別される）べき条件分岐、又はトラップを生じざぜるために、これらの条件符号 （及び関係）が使用される。本発明では、上記条件符号は、３２個の属性を確定 又は否定するために使用される。以下の表に、それらの３２個の属性を示す。

属性（ＣＰＲＥＤ）略号衣（以下の条件において、分岐、又は、トラップが発生 する。） ビット：　５４３２１ ０００００　Ｆ　Ｆａｌｓｅ ｏｏｏｏｌ　ＥＱ　Ｅｑｕａｌ ｏ　００１０　０ＧＴ　０ｒｄｅｒｅｄ又はＧｒｅａｔｅｒ　Ｔｈａｎｏ　００ １１　０ＧＥ　０ｒｄｅｒｅｄ又はＧｒｅａｔｅｒ　Ｔｈａｎ又はＥｑｕａ　１ ００１００　０ＬＴ　０ｒｄｅｒｅｄ又はしｅｓｓ　Ｔｈａｎｏ　０１０１　０ ＬＥ　０ｒｄｅｒｅｄ又はＬｅｓｓ　Ｔｈａｎ又はＥｃ＋ｕａ　１ ００１１０　０ＧＬ　０ｒｄｅｒｅｄ又はＧｒｅａｔｅｒ又はＬｅｓｓ　Ｔｈａ ｎ ００１１１　０Ｒ０ｒｄｅｒｅｄ ０１０００　ＵＮ　Ｕｎｏｒｄｅｒｅｄｏ　１００１　ＵＥＱ　Ｕｎｏｒｄｅｒ ｅｄ又はＥｑＵａｌｏ　１０１０　ＵＧＴ　Ｕｎｏｒｄｅｒｅｄ又はＧｒｅａｔ ｅｒ　Ｔｈａｎｏ　１０１１　ＵＧＥ　Ｕｎｏｒｄｅｒｅｄ又はＧｒｅａｔｅｒ 　Ｔｈａｎ又はＥｑｕａｌ ０１１００　ＵＬＴ　Ｕｎｏｒｄｅｒｅｄ又はＬｅｓｓ　Ｔｈａｎｏ　１１０１ 　ＵＬＥ　Ｕｎｏｒｄｅｒｅｄ又はＬｅｓｓ　Ｔｈａｎ又はＥｑｕａｌ ０１１１０　ＮＥＱ　Ｎｏｔ　ＥｑｕａｌｏｌｌｌｌＴ　ｒｒｕｅ １００００　ＳＦ　Ｓｉｇｎａｌｌｉｎｇ　Ｆａｌｓｅｌ　０００１　ＳＥＱ　 ＳｉｑｎａｌｌｉｎｇＥｑｕａｌｌ　００１０　ＧＴ　Ｇｒｅａｔｅｒ　Ｔｈａ ｎｌ　００１１　ＧＥ　Ｇｌ”ｅａｔｅｒ　Ｔｈａｌｌ又はＥｑｕａ　１１　０ 　１　０　０　ＬＴ　Ｌｅｓｓ　Ｔｈａｎｌｏｌｏｌ　ＬＥ　ＬｅｓｓＴｈａｎ 又はＥｑｕａ　１１０１１０　ＧＬ　Ｇｒｅａｔｅｒ又はＬｅｓｓ　丁ｈａｎ１ ０１１１　ＬＥＧ　Ｌｅｓｓ　Ｔｈａｎ、　Ｅｑｕａｌ又はＧｌ”ｅａｊｅｒ　 Ｔｈａｎ １１０００　ＮＬＥＧ　Ｎｏｔ（Ｌｅｓｓ　Ｔｈａｎ、　Ｅｑｕａｌ又はＧｒｅ ａｔｅｒ　Ｔｈａｎ） １１００１　ＮＧＬ　、Ｎｏｔ（Ｇｒｅａｔｅｒ　Ｔｈａｎ又はＬｅｓｓ　Ｔｈ ａｎ） １１０１０　ＮＬ、Ｅ　Ｎｏｔ　Ｌｅｓｓ　Ｔｈａｎ又はＥｑｕａｌｌ　１０１ 　１　ＮＬＴ　ＮｏτＬｅｓｓ　Ｔｈａｎｌ　１１００　ＮＧＥ　Ｎｏｔ　Ｇｒ ｅａｔｅｒ　Ｔｈａｎ又はＥｑｕａ　１１１１０１　ＮＧＴ　ＩすＯｔ　Ｇｒｅ ａｔｅｒ　Ｔｈａｎｌ　１１１０　５ＮＥＱ　Ｓｉｇｎａｌｌｉｎｇ　Ｎｏｔ　 Ｅｑｕａｌｌ　１１１１　ＳＴ　Ｓｉｇｎａｌｌｉｎｇ　Ｔｒｕｅ与えられたホ ストプロセッサ命令に対して、注目する属性がホストプロセッサによってバスイ ンタフェースユニット（１２）にロードされると、第４図の論理は、該属性と浮 動小数点数条件符号（ＦＰＣＣ）とを組合せ、“’Ｔ／Ｆ。

（真、７１ｍ）”出力をホストに生成する。続いて、ホストプロセッサは、この 出力を使用して、頁であれば実行されるべき、又、偽であれば実行されてはなら ない条件分岐又はトラップを発生させる。

以下の表は、Ｔ／Ｆ信号を生成する第４図のＢＩＵ論理を示したものである。

ＣＲＩ　（０−５）＝ＣＰＲＥＤ　二−モ　貞　条　件５４３２１０　ニックＩ Ｊｎ　Ｉｔ　ｇｔ　ｅｑ　真のテスト００００００　Ｆ　０ ０００００１　ＥＱ　Ｉ　Ｚ ｏ　０　０　０　１　０　０Ｇ丁　１　ｎｏｔ（ＮＡＮ＋Ｚ＋Ｎ）００００１１ 　０ＧＥ　１１　Ｚ＋ｎｏｔ（ＮＡＮ＋Ｎ）ｏｏｏｉｏｏ　叶Ｔ　Ｉ　Ｎ、ｎ０ ｔ（ＮＡＮ＋Ｚ）０　０　０　１　０　１　０ＬＥ　１　１　Ｚ＋Ｎ、ｎｏｔ（ ＮＡＮ）０００１１０　０ＧＬ　１１　ｎ、ｏｔ（ＮＡＮ＋Ｚ）０００１１１　 ０Ｒ１１１ｎｏｔ（ＮＡＮ）００１０００　ＩＮ　Ｉ　Ｎ’ＡＮ ００１００１　ＬＩＥＱ　１　１　Ｎ’ＡＮ＋Ｚ０　０　１　０　１　０　ＵＧ 丁　１　１　ＮＡＮ＋ｎｏｔ（Ｎ＋Ｚ）００１０１１　ＵＧＥ　１　１　１　Ｎ ’ＡＮ＋Ｚ＝ｎｏｔ（Ｎ）０　０　１　１　０　０　０１丁　１　１　ＮＡＮ＋ Ｈ’Ｎ、ｎｏｔ（Ｚ）１００１１０１　ＵＬＥ　１　１　１　ＮＡＮ＋７４Ｎ０ ０１１１０　ＮＥＱ　１　１　１　ｎｏｔ（Ｚ）００１１１１　Ｔ　１１１１１ ０１００００　３Ｆ　０ ０１０００１　ＳＥＱ　Ｉ　Ｚ ｏ　１００１０　ＧＴ　’ｉ　ｎｏｔ（ＮＡＮ＋Ｚ＋Ｎ）０１００１１　ＧＥ　 １　１　２・ｎｏｔ　（ＮＡＮ−Ｎ　）０１０１００　ＬＴ　Ｉ　Ｎ、ｎｏｔ（ ＮＡＮ＋Ｚ）０１　０１０１　ＬＥ　１　１　Ｚ＋Ｎ、ｎｏｔ（ＮＡＮ）０１０ １１０　ＧＬ　１　１　ｎｏｔ（ＭＡＮ＋７）０１０１１１　ＬＥＧ　１　１１ 　ｎｏｔ（ＮＡＮ）０１　１　０００　ＮＬＥＧ　Ｉ　ＮＡＮｏ　１　１　０　 ０　１　ＮＧＬ　１　１　ＮＡＮ＋Ｚ０１　１　０１０　ＮＬＥ　１　１　ＮＡ Ｎ＝ｎｏｔ（Ｎ＋Ｚ）０１１０１１　ＮＬＴ　１　１　１　ＮＡＮ＋２＋ｎｏｔ （Ｎ）０１１１００　ＮＧＥ　１　１　ＮＡＮ＋ｆＮ、ｎｏｔ（Ｚ）］０１１１ ０１　ＮＧＴ　１　１　１　ＮＡＮ＋Ｚ＋Ｎ０１１１１０　５ＮＥＱ　１　１　 １　ｎｏｔ（Ｚ）０１１１１１　ＳＴ　１１１１１ −国際調査報告

Claims (9)

【特許請求の範囲】
1. １．算術演算又は移動（ｍｏｖｃ）演算の結果として、浮動小数点条件符号を生 成するための方法に於て、該方法は、ａ．少なくとも、ゼロ（Ｚｅｒｏ）、負（ Ｎｅｇａｔｉｖｅ）、非数（ＮＡＮ）、及び無限大（Ｉｎｆｉｎｉｔｙ）の条件 符号を生成するステツブと、 ｂ．等しい（ＥＱ）、より大きい（ＧＴ）、より小さい（ＬＴ）、及び順位なし （ＵＮ）の関係を生成するため、前記条件符号を組合せるステップとを具備する 方法。
2. ２．前記関係は、条件分岐又は条件トラップに使用される複数個の可能な属性を 確定又は否定するために使用される請求の範囲第１項に記載の方法。
3. ３．ＥＱ＝Ｚである請求の範囲第１項に記載の方法。
4. ４．ＧＴ＝ｎｏｔ（Ｎ＋ＮａＮ＋Ｚ）である請求の範囲第１項に記載の方法。
5. ５．ＬＴ＝Ｎ・ｎｏｔ（ＮａＮ＋Ｚ）である請求の範囲第１項に記載の方法。
6. ６．ＵＮ＝ＮＡＮである請求の範囲第１項に記載の方法。
7. ７．浮動小数点形式のデータに関して算術演算を行う数値データ処理装置におい て、 ａ．ゼロ（Ｚｅｒｏ）、負（ｎｅｇａｔｉｖｅ）、非数（ｎｏｔ　ａ　ｎｕｍｂ ｅｒ）、及び無限大（ｉｎｆｉｎｉｔｙ）を含む演算結果のデータタイプを表わ す条件符号を生成するための手段と、ｂ．等しい、より大きい、より小さい、及 び順位なしを含む比較結果を生成するため、前記条件符号を組合せるための手段 とを具備する装置。
8. ８．更に、 ａ．浮動小数点演算の比較結果を要求する第２のデータ処理装置からの命令を受 けるための手段と、ｂ．前記第２の処理装置からの条件信号と、前記条件符号と に応動し、前記第２の処理装置による使用のための条件応答を生成するための手 段とを含み、前記条件応答は、前記条件信号の関数としての比較結果の真／偽表 示である請求の範囲第７項に記載の数値データ処理装置。
9. ９．前記条件符号を結合するための手段は、更に、条件信号を受信するための手 段を含み、確定又は否定比較結果を生成する請求の範囲第７項に記載の数値デー タ処理装置。