JP2003029627A - Ｒｓａ符号化方法 - Google Patents
Ｒｓａ符号化方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004364 calculation method Methods 0.000 claims abstract description 51
- 238000004904 shortening Methods 0.000 claims abstract description 32
- 230000000295 complement effect Effects 0.000 claims abstract description 5
- 238000000605 extraction Methods 0.000 claims abstract description 5
- 230000003247 decreasing effect Effects 0.000 claims abstract 2
- 238000012545 processing Methods 0.000 claims description 19
- 238000007689 inspection Methods 0.000 abstract 1
- 230000009897 systematic effect Effects 0.000 abstract 1
- 230000000875 corresponding effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000002196 fr. b Anatomy 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
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Abstract
(57)【要約】 （修正有）
【課題】 マイクロコントローラによりＲＳＡ法に従っ
て符号化する。 【解決手段】デジタルメッセージＭをＭｅのモジュロ−
Ｎ演算により変換し、Ｎ，ｅ及びＭの全ての数を長い整
数とし、２形態の一連の連続演算を用い、その第１演算
式をＢｉ＝ａｉ・Ｘ＋Ｔ・２ｍとし、Ｂｉ及びＸを計算
変数とし、ａｉを値が以前の演算により得られた第２計
算変数Ａｉからのｍビットの抽出変数とし、この抽出変
数を計算変数Ａの重みのランクｉが減少する順序で取り
出し、Ｔを変数Ａの計算に用いた加算変数とし、第２演
算は変数Ｂｉの長さ短縮演算とする符号化方法に、モジ
ュロ−Ｎ準短絡法を用い、所定回数の連続演算を符号検
査なしで系統的に行えるようにし、その後同じ方法で補
足的且つ系統的な短縮を実行し、省略法により近似させ
るＢｉ／Ｎの商を用いるためにａｉのｍビットよりも大
きなｐビットのフォーマットを作り、携帯用の符号化／
復号化装置に適用し得るようにする。
て符号化する。 【解決手段】デジタルメッセージＭをＭｅのモジュロ−
Ｎ演算により変換し、Ｎ，ｅ及びＭの全ての数を長い整
数とし、２形態の一連の連続演算を用い、その第１演算
式をＢｉ＝ａｉ・Ｘ＋Ｔ・２ｍとし、Ｂｉ及びＸを計算
変数とし、ａｉを値が以前の演算により得られた第２計
算変数Ａｉからのｍビットの抽出変数とし、この抽出変
数を計算変数Ａの重みのランクｉが減少する順序で取り
出し、Ｔを変数Ａの計算に用いた加算変数とし、第２演
算は変数Ｂｉの長さ短縮演算とする符号化方法に、モジ
ュロ−Ｎ準短絡法を用い、所定回数の連続演算を符号検
査なしで系統的に行えるようにし、その後同じ方法で補
足的且つ系統的な短縮を実行し、省略法により近似させ
るＢｉ／Ｎの商を用いるためにａｉのｍビットよりも大
きなｐビットのフォーマットを作り、携帯用の符号化／
復号化装置に適用し得るようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、メッセージＭのｅ
乗のモジュロ‐Ｎ演算処理を行うＲＳＡ符号化法を、マ
イクロコントローラを用いて実施する方法であって、
Ｎ，ｅ及びＭはｎビットのフォーマットに含まれる長い
整数であり、前記モジュロ‐Ｎの演算が２つの逐次演算
に分けられ、その第１演算の式が、 Ｂi＝ａi・Ｘ＋Ｔ・２n にて表わされ、ここにＢi及びＸはＭ及びＮに依存する
計算変数であり、ａiは、値が以前の演算から得られる
計算変数Ａのｍビットに限定されたフォーマットの抽出
変数（セグメント）であり、この抽出変数は前記計算変
数Ａの重みのランクｉが減少する順位で取出され、且つ
Ｔは変数Ａの計算に用いた加算変数であり、前記逐次演
算のうちの第２演算は、モジュラスＮの予定した倍数を
減じることによって変数Ｂiの長さを短くして、変数Ａ
に対する新規の値Ａiを得ることとしたＲＳＡ符号化法
を実施する方法に関するものである。本発明は上述した
方法を実施する装置にも関するものである。
乗のモジュロ‐Ｎ演算処理を行うＲＳＡ符号化法を、マ
イクロコントローラを用いて実施する方法であって、
Ｎ，ｅ及びＭはｎビットのフォーマットに含まれる長い
整数であり、前記モジュロ‐Ｎの演算が２つの逐次演算
に分けられ、その第１演算の式が、 Ｂi＝ａi・Ｘ＋Ｔ・２n にて表わされ、ここにＢi及びＸはＭ及びＮに依存する
計算変数であり、ａiは、値が以前の演算から得られる
計算変数Ａのｍビットに限定されたフォーマットの抽出
変数（セグメント）であり、この抽出変数は前記計算変
数Ａの重みのランクｉが減少する順位で取出され、且つ
Ｔは変数Ａの計算に用いた加算変数であり、前記逐次演
算のうちの第２演算は、モジュラスＮの予定した倍数を
減じることによって変数Ｂiの長さを短くして、変数Ａ
に対する新規の値Ａiを得ることとしたＲＳＡ符号化法
を実施する方法に関するものである。本発明は上述した
方法を実施する装置にも関するものである。
【０００２】
【従来の技術】ＲＳＡ（発明者の頭文字からとった）と
称されている符号化法については特に米国特許第4,405,
829号から既知である。この方法の利点、特にそれが
「公開鍵」タイプのものであると云うことも広く知られ
ている。非常に長いコードを記憶する十分大きなメモリ
を有しているパワフルなプロセッサによるＲＳＡ法の実
施は何等特別な問題を提起することはないが、このこと
は極めて小形の装置、特にスマートカード又はチップカ
ードとも称される携帯カード内に組み込むことのできる
マイクロコントローラタイプの集積半導体回路により同
じ方法を用いようとする場合とは相違する。斯種の方法
に対してはプライベートな伝送分野（話者、署名、鍵の
交換、機密情報の交換、電子通貨等の証明）にて多数の
可能性及び有効な用途が見越されることからして、実際
上この分野ではかなりの研究が成されている。この研究
の目的は、最近の技術により実現される集積回路の使用
により重大な制約が課せられるにも拘わらず、データを
理にかなった長さの時間内（せいぜい１秒）に首尾良く
処理し得るようにするＲＳＡ法に基づく符号化法を実施
する方法及びそのための装置を得ることにある。
称されている符号化法については特に米国特許第4,405,
829号から既知である。この方法の利点、特にそれが
「公開鍵」タイプのものであると云うことも広く知られ
ている。非常に長いコードを記憶する十分大きなメモリ
を有しているパワフルなプロセッサによるＲＳＡ法の実
施は何等特別な問題を提起することはないが、このこと
は極めて小形の装置、特にスマートカード又はチップカ
ードとも称される携帯カード内に組み込むことのできる
マイクロコントローラタイプの集積半導体回路により同
じ方法を用いようとする場合とは相違する。斯種の方法
に対してはプライベートな伝送分野（話者、署名、鍵の
交換、機密情報の交換、電子通貨等の証明）にて多数の
可能性及び有効な用途が見越されることからして、実際
上この分野ではかなりの研究が成されている。この研究
の目的は、最近の技術により実現される集積回路の使用
により重大な制約が課せられるにも拘わらず、データを
理にかなった長さの時間内（せいぜい１秒）に首尾良く
処理し得るようにするＲＳＡ法に基づく符号化法を実施
する方法及びそのための装置を得ることにある。
【０００３】最近の装置に係わる技術的な制限からし
て、メモリ容量を小さくし（数１００バイト）、クロッ
ク速度を低くし（僅か８ＭＨｚ程度）、且つ並列処理さ
れるビット数を少なくする（僅か８ビット又は１６ビッ
ト）ことを提案することができる。
て、メモリ容量を小さくし（数１００バイト）、クロッ
ク速度を低くし（僅か８ＭＨｚ程度）、且つ並列処理さ
れるビット数を少なくする（僅か８ビット又は１６ビッ
ト）ことを提案することができる。
【０００４】マイクロコントローラによってＲＳＡ符号
化法を実施する冒頭にて述べた方法はフランス国特許明
細書FR-A2613861号に開示されている。
化法を実施する冒頭にて述べた方法はフランス国特許明
細書FR-A2613861号に開示されている。
【０００５】これに記載されている処理アルゴリズムは
計算回数が極めて多くならないようにすることにあり、
この目的のために少量の計算変数を用い、各部分乗算の
後にモジュロ‐Ｎ短縮（還元）を行って、演算が逐次行
われるにつれて、これらの変数が長くならないようにし
ている。
計算回数が極めて多くならないようにすることにあり、
この目的のために少量の計算変数を用い、各部分乗算の
後にモジュロ‐Ｎ短縮（還元）を行って、演算が逐次行
われるにつれて、これらの変数が長くならないようにし
ている。
【０００６】従来法の重大な欠点は、各モジュロ‐Ｎ短
縮段で符号検査を必要とし、これによりＮの倍数の減法
が超過したか、否かを定め、超過していた場合にはＮに
よる加法を行って、計算変数Ａに再び正の値を割り当て
るようにしなければならないと云うことにある。斯様な
欠点は前述したフランス国特許から既知のアルゴリズム
の場合には何等問題にならないが、現状の技術水準から
すれば一般に問題となる。
縮段で符号検査を必要とし、これによりＮの倍数の減法
が超過したか、否かを定め、超過していた場合にはＮに
よる加法を行って、計算変数Ａに再び正の値を割り当て
るようにしなければならないと云うことにある。斯様な
欠点は前述したフランス国特許から既知のアルゴリズム
の場合には何等問題にならないが、現状の技術水準から
すれば一般に問題となる。
【０００７】計算のための演算操作は中央のプログラム
管理ユニットに並列に接続した特殊な計算素子により高
速度で行うことができるも、符号検査に対する演算は中
央ユニットでしか行うことができず、従って計算素子に
よる演算は検査結果を待っている間中断しなければなら
ない。
管理ユニットに並列に接続した特殊な計算素子により高
速度で行うことができるも、符号検査に対する演算は中
央ユニットでしか行うことができず、従って計算素子に
よる演算は検査結果を待っている間中断しなければなら
ない。
【０００８】当面の符号検査演算による処理速度の低下
が重要な意味を持つのは、モジュロ‐Ｎべき乗の際中に
符号検査を多数回行う必要があり、しかも中央ユニット
の演算サイクル時間が計算素子の演算サイクル時間に較
べて比較的ゆっくりしており、例えば８：１の割合であ
るためである。
が重要な意味を持つのは、モジュロ‐Ｎべき乗の際中に
符号検査を多数回行う必要があり、しかも中央ユニット
の演算サイクル時間が計算素子の演算サイクル時間に較
べて比較的ゆっくりしており、例えば８：１の割合であ
るためである。
【０００９】
【発明が解決しようとする課題】本発明の目的は、特殊
な計算素子を具えているマイクロコントローラを用いて
ＲＳＡ法により符号化演算を実行することができ、特に
計算変数の符号検査又は桁検査の頻度をかなり少なくす
るために従来法よりも遥かに速く符号化演算を行うこと
のできる方法を提供することにある。
な計算素子を具えているマイクロコントローラを用いて
ＲＳＡ法により符号化演算を実行することができ、特に
計算変数の符号検査又は桁検査の頻度をかなり少なくす
るために従来法よりも遥かに速く符号化演算を行うこと
のできる方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるRSA符号化法を実施する方法は、前記
第２演算を次式から得られるモジュロ‐Ｎ準短縮により
実行し、 Ａi＝ｑ・Ｎ′＋Ｒ ここにＮ′はｎビットフォーマットにおけるＮの２の補
数とし、ｑは、ｐ＞ｍとして、ｐビットの固定フォーマ
ットにて割算Ｂi／Ｎのデフォルトにより近似させた整
数の商とし、Ｒは変数Ｂiの下位ｎビットにより与えら
れる変数とし、この第２演算の結果ＡiがモジュラスＮ
の低い倍数を含むことができて、ｎビットフォーマット
に対してｄ個の上位ビットを超過させることができ、逐
次演算の所定回数を近似公差ｑと同様に、前記逐次演算
中に累積される超過分の最大ビット数がｐ‐ｍに等しく
なるように定め、且つ前記所定回数の演算後に、変数Ａ
の新規の値を厳密にｎビットフォーマット内に発生させ
る追加のモジュロ準短縮を行うことを特徴とする。
に、本発明によるRSA符号化法を実施する方法は、前記
第２演算を次式から得られるモジュロ‐Ｎ準短縮により
実行し、 Ａi＝ｑ・Ｎ′＋Ｒ ここにＮ′はｎビットフォーマットにおけるＮの２の補
数とし、ｑは、ｐ＞ｍとして、ｐビットの固定フォーマ
ットにて割算Ｂi／Ｎのデフォルトにより近似させた整
数の商とし、Ｒは変数Ｂiの下位ｎビットにより与えら
れる変数とし、この第２演算の結果ＡiがモジュラスＮ
の低い倍数を含むことができて、ｎビットフォーマット
に対してｄ個の上位ビットを超過させることができ、逐
次演算の所定回数を近似公差ｑと同様に、前記逐次演算
中に累積される超過分の最大ビット数がｐ‐ｍに等しく
なるように定め、且つ前記所定回数の演算後に、変数Ａ
の新規の値を厳密にｎビットフォーマット内に発生させ
る追加のモジュロ準短縮を行うことを特徴とする。
【００１１】本発明による方法は省略法（デフォルト）
により近似させた商ｑを用いるようにするため、変数Ｂ
iの長さを短くしても負符号の結果が決して発生しない
ため、この変数の符号を検査する必要が最早なくなる。
従って、少なくとも所定数の連続する演算に対し、その
演算を系統的に、しかも中断せずに行うことができる。
上記所定数の連続演算の後には商ｑのｐビットフォーマ
ットに最早超過分の累積を考慮することができなくなる
と云う危険性に及ぶことがある。
により近似させた商ｑを用いるようにするため、変数Ｂ
iの長さを短くしても負符号の結果が決して発生しない
ため、この変数の符号を検査する必要が最早なくなる。
従って、少なくとも所定数の連続する演算に対し、その
演算を系統的に、しかも中断せずに行うことができる。
上記所定数の連続演算の後には商ｑのｐビットフォーマ
ットに最早超過分の累積を考慮することができなくなる
と云う危険性に及ぶことがある。
【００１２】実際上、近似商の値ｑを用いることにより
不完全なモジュロ短縮を可能にするも、これではビット
数が最初に定めたｎビットフォーマットを超える結果Ａ
iを発生させることがあり得る。このため、近似商ｑに
対しては演算ａi・Ｘにおける乗数ａiに用いたｍビット
フォーマットよりも長いｐビットフォーマットを選定し
た。
不完全なモジュロ短縮を可能にするも、これではビット
数が最初に定めたｎビットフォーマットを超える結果Ａ
iを発生させることがあり得る。このため、近似商ｑに
対しては演算ａi・Ｘにおける乗数ａiに用いたｍビット
フォーマットよりも長いｐビットフォーマットを選定し
た。
【００１３】変数Ａiの超過分が大きくなる間に順次行
われる所定演算回数は、後に連続抽出変数ａiにより変
数Ａを全て用いるのに必要なモジュロ‐Ｎ準短縮を行う
乗法ａi・Ｘの回数に等しく選定するのが有利であり、
この数は比ｎ／ｍの高い整数値に相当する。
われる所定演算回数は、後に連続抽出変数ａiにより変
数Ａを全て用いるのに必要なモジュロ‐Ｎ準短縮を行う
乗法ａi・Ｘの回数に等しく選定するのが有利であり、
この数は比ｎ／ｍの高い整数値に相当する。
【００１４】本発明によれば、探求する正確度を有する
近似商値ｑを種々の方法で決めることができる。その第
１の好適例としては、モジュラスＮの値を或る特定の間
隔内でとり、この特定の間隔が： ２n −２n-m ；２n −１ に等しく、且つ近似商ｑの値が変数Ｂi のｎビットフォ
ーマットを超える上位ビットにより与えられるようにす
る。
近似商値ｑを種々の方法で決めることができる。その第
１の好適例としては、モジュラスＮの値を或る特定の間
隔内でとり、この特定の間隔が： ２n −２n-m ；２n −１ に等しく、且つ近似商ｑの値が変数Ｂi のｎビットフォ
ーマットを超える上位ビットにより与えられるようにす
る。
【００１５】このようにすることにより、近似商ｑが直
ちに求められ、これはデータメモリに通さなくてもモジ
ュロ‐Ｎ短縮用の被演算数（オペランド）とし得るので
特殊なプロセッサにて再処理することができる。従って
これに対応するメモリ位置を節約することができる。
ちに求められ、これはデータメモリに通さなくてもモジ
ュロ‐Ｎ短縮用の被演算数（オペランド）とし得るので
特殊なプロセッサにて再処理することができる。従って
これに対応するメモリ位置を節約することができる。
【００１６】このような方法をｎが２０００以下のｎビ
ット変数に適用する場合には、近似商ｑのビット数をｐ
とし、且つ変数ａiについての前記短縮フォーマットの
ビット数ｍを２４とするのが有利である。
ット変数に適用する場合には、近似商ｑのビット数をｐ
とし、且つ変数ａiについての前記短縮フォーマットの
ビット数ｍを２４とするのが有利である。
【００１７】これらのビット数は８の倍数であり、これ
らは８ビットワードで作動するマイクロコントローラに
良好に適用され、又このマイクロコントローラは同じく
８ビットのオペランドで作動する計算素子に関連する。
値ｐ‐ｍを８ビット（即ち、１バイト）に等しくするこ
とにより、追加の短縮が行われるまでは不完全となり得
るモジュロ‐Ｎ短縮による全ての超過分を受け取るよう
にすることができる。
らは８ビットワードで作動するマイクロコントローラに
良好に適用され、又このマイクロコントローラは同じく
８ビットのオペランドで作動する計算素子に関連する。
値ｐ‐ｍを８ビット（即ち、１バイト）に等しくするこ
とにより、追加の短縮が行われるまでは不完全となり得
るモジュロ‐Ｎ短縮による全ての超過分を受け取るよう
にすることができる。
【００１８】モジュラスＮの値を選定する間隔を制限す
ることにより、追加のモジュロ準短縮が必要となる前の
連続的に行われる演算回数を増やすこともできる。
ることにより、追加のモジュロ準短縮が必要となる前の
連続的に行われる演算回数を増やすこともできる。
【００１９】これに対し、モジュラスＮの値を選定する
間隔を大きくして、関連する連続演算回数を追加のモジ
ュロ短縮なしに正しく減らすこともできる。
間隔を大きくして、関連する連続演算回数を追加のモジ
ュロ短縮なしに正しく減らすこともできる。
【００２０】本発明による方法はモジュロ‐Ｎの値をｎ
ビットの数から如何様に選定する場合でも適用される。
ビットの数から如何様に選定する場合でも適用される。
【００２１】実際上、本発明の第２の好適例では、ｎを
２０００以下の数とするｎビットの変数に対するｎビッ
トの数からモジュラスＮの値を如何様に選定する場合で
も、近似商ｑのビット数ｐを３２に等しくし、且つ前記
変数ａiの縮減フォーマットのビット数ｍを２４に等し
くし、近似商ｑの値を第１演算、即ち Ｂi＝ａi・Ｘ＋Ｔ・２m の実行後に次の追加演算、即ち ｌi・Ｎ* によって求め、ここにｌiはｎビットフォーマットを超
える変数Ｂiの上位ビットを表し、Ｎ*はモジュラスＮの
逆関数の上位５６ビットに制限された２進数を表し、上
位３２ビットに限定される追加演算の結果によって近似
商ｑの値を発生させ、最後に前記演算式、即ち Ａi＝ｑ・Ｎ′＋Ｒ によってモジュロ‐Ｎ準短縮を実行するようにする。
２０００以下の数とするｎビットの変数に対するｎビッ
トの数からモジュラスＮの値を如何様に選定する場合で
も、近似商ｑのビット数ｐを３２に等しくし、且つ前記
変数ａiの縮減フォーマットのビット数ｍを２４に等し
くし、近似商ｑの値を第１演算、即ち Ｂi＝ａi・Ｘ＋Ｔ・２m の実行後に次の追加演算、即ち ｌi・Ｎ* によって求め、ここにｌiはｎビットフォーマットを超
える変数Ｂiの上位ビットを表し、Ｎ*はモジュラスＮの
逆関数の上位５６ビットに制限された２進数を表し、上
位３２ビットに限定される追加演算の結果によって近似
商ｑの値を発生させ、最後に前記演算式、即ち Ａi＝ｑ・Ｎ′＋Ｒ によってモジュロ‐Ｎ準短縮を実行するようにする。
【００２２】値Ｎは前もって計算して、Ｎ又はＮ′と同
じ容量のデータとしてマイクロコントローラに供給する
ことができる。近似商ｑの値は短かな追加の演算（２つ
の数、つまり一方の４バイトと、他方の７バイトとによ
る乗算）の終りに決定され、この追加演算はモジュロ‐
Ｎ短縮と同じタイプのものではあるが、被乗数が僅か７
バイトに過ぎないために遥かに短いものである。Ｎの値
としては任意の数を選定することができ、その数は前記
第１好適例におけるように予定した間隔内の値とする必
要がなく、それでも演算期間は僅か約１５％延びるに過
ぎない。
じ容量のデータとしてマイクロコントローラに供給する
ことができる。近似商ｑの値は短かな追加の演算（２つ
の数、つまり一方の４バイトと、他方の７バイトとによ
る乗算）の終りに決定され、この追加演算はモジュロ‐
Ｎ短縮と同じタイプのものではあるが、被乗数が僅か７
バイトに過ぎないために遥かに短いものである。Ｎの値
としては任意の数を選定することができ、その数は前記
第１好適例におけるように予定した間隔内の値とする必
要がなく、それでも演算期間は僅か約１５％延びるに過
ぎない。
【００２３】本発明はプログラムによって制御される中
央マイクロカルキュレータユニットを具えている装置に
も関するものであり、この装置は前記プログラムが前述
したような方法を実行することを特徴とするものであ
る。
央マイクロカルキュレータユニットを具えている装置に
も関するものであり、この装置は前記プログラムが前述
したような方法を実行することを特徴とするものであ
る。
【００２４】図面につき本発明を説明する。Ｍｅの値を
計算するいわゆる２進べき乗法が既知である。ここでは
計算の記数法を定めると共に計算のハイアラーキの良好
な理解を与えるために、これら方法のうち指数ｅを重み
の回帰順位で用いる方法について簡単に述べる。
計算するいわゆる２進べき乗法が既知である。ここでは
計算の記数法を定めると共に計算のハイアラーキの良好
な理解を与えるために、これら方法のうち指数ｅを重み
の回帰順位で用いる方法について簡単に述べる。
【００２５】指数ｊ＝ｎを決定し（ここで、ｎは２進数
で表した指数ｅのビット数に等しい）、計算変数Ａを値
１に初期設定する。計算ループを実行し、Ａの２乗を変
数Ｂと置き、次にＡ＝Ｂの新しい値をセットし、指数ｅ
のランクｊのビットが１に等しい場合にはＢ＝Ａ・Ｍを
書込む追加の演算を実行し、Ｂの値を変数Ａの値と置
き、他方指数ｅのランクｊのビットが０に等しい場合に
はこの演算を省略する。次に、ｊ＝ｊ−１と仮定するこ
とによりｅのすぐ下位の値を有するビットに進み、図１
に示すように上述の演算を繰り返す。上述の演算はｊが
０になるまで実行される。ｅの最低ビットはｊ＝１に対
し使用され、即ちｊ＝０の場合には計算が終了し、計算
変数ＡがＭｅの値になる。
で表した指数ｅのビット数に等しい）、計算変数Ａを値
１に初期設定する。計算ループを実行し、Ａの２乗を変
数Ｂと置き、次にＡ＝Ｂの新しい値をセットし、指数ｅ
のランクｊのビットが１に等しい場合にはＢ＝Ａ・Ｍを
書込む追加の演算を実行し、Ｂの値を変数Ａの値と置
き、他方指数ｅのランクｊのビットが０に等しい場合に
はこの演算を省略する。次に、ｊ＝ｊ−１と仮定するこ
とによりｅのすぐ下位の値を有するビットに進み、図１
に示すように上述の演算を繰り返す。上述の演算はｊが
０になるまで実行される。ｅの最低ビットはｊ＝１に対
し使用され、即ちｊ＝０の場合には計算が終了し、計算
変数ＡがＭｅの値になる。
【００２６】ＲＳＡ符号化方法はメッセージＭのｅ乗の
モジュロ‐Ｎ演算を実行することから成り、Ｎ，ｅ及び
Ｍはｎビットを有するフォーマット内に含まれる非常に
長い整数であり、Ｎは５１２ビット程度の長さにするこ
とができる。
モジュロ‐Ｎ演算を実行することから成り、Ｎ，ｅ及び
Ｍはｎビットを有するフォーマット内に含まれる非常に
長い整数であり、Ｎは５１２ビット程度の長さにするこ
とができる。
【００２７】モジュロ‐Ｎ関数の第１の効果はその結果
がｎビット以下のフォーマットに短縮されることにあ
る。モジュロ‐Ｎ関数の他の特性は、モジュロ‐Ｎ短縮
が最終結果に悪影響を与えることなく適用される瞬時を
任意に選択することができる点にあり、これにより計算
変数の長さを計算容量及びメモリサイズが著しく制限さ
れたマイクロプロセッサに対し禁止された長さに到達す
る前に短縮することができる利点が得られる。
がｎビット以下のフォーマットに短縮されることにあ
る。モジュロ‐Ｎ関数の他の特性は、モジュロ‐Ｎ短縮
が最終結果に悪影響を与えることなく適用される瞬時を
任意に選択することができる点にあり、これにより計算
変数の長さを計算容量及びメモリサイズが著しく制限さ
れたマイクロプロセッサに対し禁止された長さに到達す
る前に短縮することができる利点が得られる。
【００２８】
【発明の実施の形態】図２はメッセージＭのｅ乗のモジ
ュロ‐Ｎを得るには図１のアルゴリズムをどのように変
更すればよいかを示す。計算プロセスは前と同様にｊ＝
ｎ及びＡ＝１と仮定することにより開始し、Ｂ＝Ａ・Ａ
の計算を実行し、Ａ＝Ｂモジュロ‐Ｎと仮定することに
よりＢを計算変数Ａの新しい値に短縮する。ｅのランク
ｊのビットが１に等しい場合には、Ｂ＝Ａ・Ｍを演算す
ると共にＡ＝Ｂモジュロ‐Ｎと仮定してＢ＝Ａ・Ｍを再
び短縮する。ｅのランクｊのビットが０に等しい場合に
は、この２重演算を省略する。こうして特定の値の変数
Ａが得られ、斯かる後にｊ＝ｊ−１が実行され、図２に
示すようにこれらループ演算がｊ＝０になるまで繰り返
される。変数ｅの全ビットが１ビットづつ使用され終わ
ると、計算変数ＡはＭe モジュロ‐Ｎの求める値を発生
する。図２から、図中に１及び２で示す各対の演算は同
一の性質のものであることがわかる。各対の演算におい
て、第１の演算はＢ＝Ａ・Ｘのタイプであり、第２の演
算はＡ＝Ｂモジュロ‐Ｎのタイプである。タイプＢ＝Ａ
・Ｘの演算においてはＡ及びＸが非常に長い数であるた
め、この演算を小計算容量のマイクロコントローラによ
り直接実行することは一般に不可能である。実際には上
述の各対の演算はインタリーブした小部分に分けて実行
して変数の長さがｎビットフォーマットに対し大きくな
らないようにする。
ュロ‐Ｎを得るには図１のアルゴリズムをどのように変
更すればよいかを示す。計算プロセスは前と同様にｊ＝
ｎ及びＡ＝１と仮定することにより開始し、Ｂ＝Ａ・Ａ
の計算を実行し、Ａ＝Ｂモジュロ‐Ｎと仮定することに
よりＢを計算変数Ａの新しい値に短縮する。ｅのランク
ｊのビットが１に等しい場合には、Ｂ＝Ａ・Ｍを演算す
ると共にＡ＝Ｂモジュロ‐Ｎと仮定してＢ＝Ａ・Ｍを再
び短縮する。ｅのランクｊのビットが０に等しい場合に
は、この２重演算を省略する。こうして特定の値の変数
Ａが得られ、斯かる後にｊ＝ｊ−１が実行され、図２に
示すようにこれらループ演算がｊ＝０になるまで繰り返
される。変数ｅの全ビットが１ビットづつ使用され終わ
ると、計算変数ＡはＭe モジュロ‐Ｎの求める値を発生
する。図２から、図中に１及び２で示す各対の演算は同
一の性質のものであることがわかる。各対の演算におい
て、第１の演算はＢ＝Ａ・Ｘのタイプであり、第２の演
算はＡ＝Ｂモジュロ‐Ｎのタイプである。タイプＢ＝Ａ
・Ｘの演算においてはＡ及びＸが非常に長い数であるた
め、この演算を小計算容量のマイクロコントローラによ
り直接実行することは一般に不可能である。実際には上
述の各対の演算はインタリーブした小部分に分けて実行
して変数の長さがｎビットフォーマットに対し大きくな
らないようにする。
【００２９】図２に１及び２で示す各対の演算の等価な
結果を得ることができるシーケンスプロセスを以下に詳
細に説明する。
結果を得ることができるシーケンスプロセスを以下に詳
細に説明する。
【００３０】図３は上述した演算対１及び２に類似の一
層詳細なアルゴリズムを示す。演算のタイプ１又は２に
応じて変数ＸにＡ又はＭに等しい値を割り当てる。計算
変数Ａをｍビットの限定フォーマットａiを有するセグ
メントで用いることがわかっているので、分数ｎ／ｍを
丸めた整数に等しい値を有するループ指数ｉを決定す
る。合計変数Ｔを用い、これを０に初期設定する。変数
Ａのセグメントａiに対応する最上位セグメントに基づ
いて、Ｂi＝ａi・Ｘ＋Ｔ・２m を計算する計算ループを
実行し、斯かる後に変数Ｂiの長さの短縮を等式Ａi＝ｑ
・Ｎ′＋Ｒに従って実行する。
層詳細なアルゴリズムを示す。演算のタイプ１又は２に
応じて変数ＸにＡ又はＭに等しい値を割り当てる。計算
変数Ａをｍビットの限定フォーマットａiを有するセグ
メントで用いることがわかっているので、分数ｎ／ｍを
丸めた整数に等しい値を有するループ指数ｉを決定す
る。合計変数Ｔを用い、これを０に初期設定する。変数
Ａのセグメントａiに対応する最上位セグメントに基づ
いて、Ｂi＝ａi・Ｘ＋Ｔ・２m を計算する計算ループを
実行し、斯かる後に変数Ｂiの長さの短縮を等式Ａi＝ｑ
・Ｎ′＋Ｒに従って実行する。
【００３１】本発明の方法では変数Ａiの現在値は変数
Ｂiの新しい値を表し、この値からモジュラスＮの所定
の倍数が減算され、従って変数Ｂiの長さが短くなる。
この演算はモジュロ‐Ｎ関数から明らかであるが、変数
ＡiはモジュラスＮの小さな倍数を含み得るのでこの短
縮は不完全であり、モジュロ‐Ｎ準短縮と称されてい
る。変数Ｒの値は変数Ｂiの下位のｎビットにより決定
され、ｑは分数Ｂi ／Ｍのデフォルト値により近似され
た商であり、ｐビット（ｐはｍより大きい）を有する固
定フォーマットを有する。変数Ｎ′の値はｎビットフォ
ーマットのＮの２の補数である。従って項ｑ・Ｎ′は項
−ｑ・Ｎに等価である。値Ａi は（モジュロ‐Ｎ短縮の
厳密な演算と異なり）またモジュラスＮの小さな倍数を
含み得るため、この結果Ａi はｍビットフォーマットに
対しｄ個の上位ビットの超過を生ずる。このためｐビッ
トを有する変数ｑに対し数ｐが数ｍより大きいフォーマ
ットを選択してこれが問題の超過ビットｄを含み得るよ
うにする。
Ｂiの新しい値を表し、この値からモジュラスＮの所定
の倍数が減算され、従って変数Ｂiの長さが短くなる。
この演算はモジュロ‐Ｎ関数から明らかであるが、変数
ＡiはモジュラスＮの小さな倍数を含み得るのでこの短
縮は不完全であり、モジュロ‐Ｎ準短縮と称されてい
る。変数Ｒの値は変数Ｂiの下位のｎビットにより決定
され、ｑは分数Ｂi ／Ｍのデフォルト値により近似され
た商であり、ｐビット（ｐはｍより大きい）を有する固
定フォーマットを有する。変数Ｎ′の値はｎビットフォ
ーマットのＮの２の補数である。従って項ｑ・Ｎ′は項
−ｑ・Ｎに等価である。値Ａi は（モジュロ‐Ｎ短縮の
厳密な演算と異なり）またモジュラスＮの小さな倍数を
含み得るため、この結果Ａi はｍビットフォーマットに
対しｄ個の上位ビットの超過を生ずる。このためｐビッ
トを有する変数ｑに対し数ｐが数ｍより大きいフォーマ
ットを選択してこれが問題の超過ビットｄを含み得るよ
うにする。
【００３２】変数Ｔに変数Ａi の現在値を割り当て、斯
かる後にループ指数ｉを１だけ減らし、図３に示すルー
プ演算を最下位の最後のセグメント（変数）ａi が使用
されるまで繰り返す。図３に示すループにおける順次の
演算の所定の回数並びに近似トレランス（公差）ｑを、
順次の演算中に累積された超過ビットの最大数ｄがｐ‐
ｍに等しくなるように決定する。図３に示す例では、順
次の演算の前記回数はｉは等しく、これは同時に近似ト
レランスｑを決定する。ループｉにおいて、計算が開始
すると、最終結果Ａi は結果Ａ1 になりこれを変数Ｂ1
と置き換える。次いで追加のモジュロ‐Ｎ準短縮を実行
する。これは上述の計算ループで実行されたものと同一
であり、演算Ａ＝ｑ・Ｎ′＋Ｒを実行して計算変数Ａの
新しい値を発生させる。この演算において、変数は前と
同一の桁を有し、変数Ｂi の長さの短縮を発生し、これ
により全ての超過が消去されると共にこの変数がｎビッ
トフォーマットに短縮される。図３に示すアルゴリズム
において、状態ｉ＝０が発生する。実際にはここでは
（項のデータ処理方向の）検査の問題はない。その理由
は、実際上実行すべき演算のループ数ｉを指定すること
により図３のアルゴリズムを実行する状態に計算装置が
初期設定されているためである。最後に、このアルゴリ
ズムは符号検査及び大きさ（桁）検査を必要とせず、後
述するように中央マイクロプロセッサユニットの命令に
よる割り込みの必要なしに特別の計算素子により系統的
に実行することができる。
かる後にループ指数ｉを１だけ減らし、図３に示すルー
プ演算を最下位の最後のセグメント（変数）ａi が使用
されるまで繰り返す。図３に示すループにおける順次の
演算の所定の回数並びに近似トレランス（公差）ｑを、
順次の演算中に累積された超過ビットの最大数ｄがｐ‐
ｍに等しくなるように決定する。図３に示す例では、順
次の演算の前記回数はｉは等しく、これは同時に近似ト
レランスｑを決定する。ループｉにおいて、計算が開始
すると、最終結果Ａi は結果Ａ1 になりこれを変数Ｂ1
と置き換える。次いで追加のモジュロ‐Ｎ準短縮を実行
する。これは上述の計算ループで実行されたものと同一
であり、演算Ａ＝ｑ・Ｎ′＋Ｒを実行して計算変数Ａの
新しい値を発生させる。この演算において、変数は前と
同一の桁を有し、変数Ｂi の長さの短縮を発生し、これ
により全ての超過が消去されると共にこの変数がｎビッ
トフォーマットに短縮される。図３に示すアルゴリズム
において、状態ｉ＝０が発生する。実際にはここでは
（項のデータ処理方向の）検査の問題はない。その理由
は、実際上実行すべき演算のループ数ｉを指定すること
により図３のアルゴリズムを実行する状態に計算装置が
初期設定されているためである。最後に、このアルゴリ
ズムは符号検査及び大きさ（桁）検査を必要とせず、後
述するように中央マイクロプロセッサユニットの命令に
よる割り込みの必要なしに特別の計算素子により系統的
に実行することができる。
【００３３】所要の精度を有する近似商の値は種々の方
法で決定することができる。モジュラスＮの値を特定の
インターバル（間隔）中に取り出す本発明の第１の実施
例においては、この特定のインターバルを ２n −２(n-m) ；２n −１ に等しく、且つ近似商ｑをｎビットフォーマットを超過
する変数Ｂi の上位ビットにより発生させる。
法で決定することができる。モジュラスＮの値を特定の
インターバル（間隔）中に取り出す本発明の第１の実施
例においては、この特定のインターバルを ２n −２(n-m) ；２n −１ に等しく、且つ近似商ｑをｎビットフォーマットを超過
する変数Ｂi の上位ビットにより発生させる。
【００３４】ｎが２０００以下の有利な実施例において
は、ビットｐの数を近似した商ｑから選択し３２ビット
にすると共にビットｍの数を変数ａi の短縮フォーマッ
トから選択し２４ビットにする。従って極めて不所望な
環境下においてｉ回繰り返されるループ計算プロセス中
に発生し得る超過分ｄを収納するのに８ビット（１バイ
ト）が得られる。計算Ｂi ＝ａi ・Ｘ＋Ｔ・２m におい
て項ａi ・Ｘは常に（ｎ＋ｍ）ビットを有するフォーマ
ット内に厳密に維持されるが、値Ｔ・２m はこのような
フォーマットを超過し、超過分ｄを発生する。この超過
分は加算中に生ずるため、ｉ回のループ計算中のこの超
過分の累積合計を収納するのに１バイトがあり、従って
このような超過分を累積するのに２５５ビットを用いる
が、このような超過分は不利な場合に一般に１の値、最
大で２の値を有し、例外的な場合（１度以下）に３の値
を有する。これは、超過分をこの目的のために用意され
たバイトにより収納し得なくなる前にループサイクル数
が１００以上になることを意味する。ｎが５１２ビット
に等しい場合の初期変数を示すためにループ計算の数ｉ
を２２以下にする。
は、ビットｐの数を近似した商ｑから選択し３２ビット
にすると共にビットｍの数を変数ａi の短縮フォーマッ
トから選択し２４ビットにする。従って極めて不所望な
環境下においてｉ回繰り返されるループ計算プロセス中
に発生し得る超過分ｄを収納するのに８ビット（１バイ
ト）が得られる。計算Ｂi ＝ａi ・Ｘ＋Ｔ・２m におい
て項ａi ・Ｘは常に（ｎ＋ｍ）ビットを有するフォーマ
ット内に厳密に維持されるが、値Ｔ・２m はこのような
フォーマットを超過し、超過分ｄを発生する。この超過
分は加算中に生ずるため、ｉ回のループ計算中のこの超
過分の累積合計を収納するのに１バイトがあり、従って
このような超過分を累積するのに２５５ビットを用いる
が、このような超過分は不利な場合に一般に１の値、最
大で２の値を有し、例外的な場合（１度以下）に３の値
を有する。これは、超過分をこの目的のために用意され
たバイトにより収納し得なくなる前にループサイクル数
が１００以上になることを意味する。ｎが５１２ビット
に等しい場合の初期変数を示すためにループ計算の数ｉ
を２２以下にする。
【００３５】後に示すように、一例として示すビット数
は８ビットの倍数であり、これらビット数は８ビットワ
ードで動作するマイクロコントローラに良好に適合し、
このコントローラには同じく８ビットのオペランドで動
作する計算素子が関連するからである。
は８ビットの倍数であり、これらビット数は８ビットワ
ードで動作するマイクロコントローラに良好に適合し、
このコントローラには同じく８ビットのオペランドで動
作する計算素子が関連するからである。
【００３６】以上においては、追加のモジュロ‐Ｎ準短
縮に戻る必要なしに実行される一連の演算の数がｉに等
しい、即ち変数Ａをその一連のセグメントａi の形で用
いる一連の演算の数に等しい例について説明した。しか
し、例えば近似商ｑの精度を高めることにより、或いは
モジュラスＮの一層制限したインターバルを選択するこ
とにより（この場合には計算変数Ａのフォーマット超過
分を収納するために用意するビット数ｐ‐ｍを減らすこ
とができる）、或いはこれとは逆にモジュラスＮの値を
選択する特定のインターバルを拡大することにより（こ
れは変数ｑを収納するのに用いるビット数ｐを増大する
ことになる）、或いは値ｐを３２ビットに維持しながら
一連の演算の数を減少させることにより（即ちｉ回のル
ープ計算中に追加のモジュロ‐Ｎ準短縮を所定回数実行
することにより）異なる演算を行うこともできる。全て
の場合において変数Ａに対し一定の計算フォーマットを
維持するために、図３につき述べた演算サイクルを変数
Ａの値をｎビットフォーマットに厳密に戻すための追加
のモジュロ‐Ｎ準短縮により終了させるのが有利であ
る。
縮に戻る必要なしに実行される一連の演算の数がｉに等
しい、即ち変数Ａをその一連のセグメントａi の形で用
いる一連の演算の数に等しい例について説明した。しか
し、例えば近似商ｑの精度を高めることにより、或いは
モジュラスＮの一層制限したインターバルを選択するこ
とにより（この場合には計算変数Ａのフォーマット超過
分を収納するために用意するビット数ｐ‐ｍを減らすこ
とができる）、或いはこれとは逆にモジュラスＮの値を
選択する特定のインターバルを拡大することにより（こ
れは変数ｑを収納するのに用いるビット数ｐを増大する
ことになる）、或いは値ｐを３２ビットに維持しながら
一連の演算の数を減少させることにより（即ちｉ回のル
ープ計算中に追加のモジュロ‐Ｎ準短縮を所定回数実行
することにより）異なる演算を行うこともできる。全て
の場合において変数Ａに対し一定の計算フォーマットを
維持するために、図３につき述べた演算サイクルを変数
Ａの値をｎビットフォーマットに厳密に戻すための追加
のモジュロ‐Ｎ準短縮により終了させるのが有利であ
る。
【００３７】本発明装置は、モジュラスＮの値を特定の
インターバルで取り出すとき直ちに使用することができ
る。しかし、この装置はモジュラスＮの値をｎビットの
数から任意に選択するときにも使用することができる。
実際上、本発明の第２の実施例では僅かに追加の演算に
より適正な近似トレランスを有する近似商の値を決定す
ることができる。
インターバルで取り出すとき直ちに使用することができ
る。しかし、この装置はモジュラスＮの値をｎビットの
数から任意に選択するときにも使用することができる。
実際上、本発明の第２の実施例では僅かに追加の演算に
より適正な近似トレランスを有する近似商の値を決定す
ることができる。
【００３８】計算変数の大きさは一般に互いに相関する
ため、この実施例をこれら変数が固定の数値を有するフ
ォーマットを有する例を用いて説明する。長いワードの
ビット数ｎを２０００以下とし、近似商ｑのビット数ｐ
を３２とし、変数ａi の短縮フォーマットのビット数を
２４とする。ここでも図３に示す計算方法を用いてルー
プで実行される演算の第１の演算をＢi ＝ａi ・Ｘ＋Ｔ
・２m で与える。
ため、この実施例をこれら変数が固定の数値を有するフ
ォーマットを有する例を用いて説明する。長いワードの
ビット数ｎを２０００以下とし、近似商ｑのビット数ｐ
を３２とし、変数ａi の短縮フォーマットのビット数を
２４とする。ここでも図３に示す計算方法を用いてルー
プで実行される演算の第１の演算をＢi ＝ａi ・Ｘ＋Ｔ
・２m で与える。
【００３９】近似商ｑの値は最早、ｎビットフォーマッ
トを超過する変数Ｂi の上位ビットにより直接発生し得
ない。ｎビットフォーマットを超過するそれにもかかわ
らずこれら上記ビットにより表されるワードｌi を変換
後に近似商ｑの値を発生する小さな演算に直接用いる。
本発明では近似商の近似トレランスが許容されるので、
後述する変換は最早高い精度を必要とせず、減少したビ
ット数で実行することができる。
トを超過する変数Ｂi の上位ビットにより直接発生し得
ない。ｎビットフォーマットを超過するそれにもかかわ
らずこれら上記ビットにより表されるワードｌi を変換
後に近似商ｑの値を発生する小さな演算に直接用いる。
本発明では近似商の近似トレランスが許容されるので、
後述する変換は最早高い精度を必要とせず、減少したビ
ット数で実行することができる。
【００４０】本発明のこの実施例では積ｌi・Ｎ*を計算
する。ここでＮ* はモジュラスＮの逆数の上位５６ビッ
ト（７バイト）に制限された２進数から成る変数であ
る。この乗算により得られた値を再び上位３２ビット
（４バイト）に制限し、この値が求める近似商ｑを与え
る。この演算の終了時に、変数Ｂi の長さは前と同様に
Ａ i ＝ｑ・Ｎ′＋Ｒにより短縮される。この演算におい
て変数は前の実施例と同一の重みを有する。
する。ここでＮ* はモジュラスＮの逆数の上位５６ビッ
ト（７バイト）に制限された２進数から成る変数であ
る。この乗算により得られた値を再び上位３２ビット
（４バイト）に制限し、この値が求める近似商ｑを与え
る。この演算の終了時に、変数Ｂi の長さは前と同様に
Ａ i ＝ｑ・Ｎ′＋Ｒにより短縮される。この演算におい
て変数は前の実施例と同一の重みを有する。
【００４１】値Ｎ* はモジュラスＮ又はその２の補数と
同一の容量でマイクロコントローラに供給し得るパラメ
ータであるため、このパラメータはコントローラ自体で
計算する必要はない。最後に、モジュラスＮはｎビット
の数から任意の値を容易に選択し得るので、近似商ｑの
値を決定する追加の小演算を除いて前と同一の方法を用
いる。この追加の演算は４バイトフォーマットの数と７
バイトフォーマットの数の乗算であるため比較的短く、
この追加の演算はモジュラスＮの値を特定のインターバ
ルで選択した第１実施例と比較して演算時間が約１５％
長くなるだけである。
同一の容量でマイクロコントローラに供給し得るパラメ
ータであるため、このパラメータはコントローラ自体で
計算する必要はない。最後に、モジュラスＮはｎビット
の数から任意の値を容易に選択し得るので、近似商ｑの
値を決定する追加の小演算を除いて前と同一の方法を用
いる。この追加の演算は４バイトフォーマットの数と７
バイトフォーマットの数の乗算であるため比較的短く、
この追加の演算はモジュラスＮの値を特定のインターバ
ルで選択した第１実施例と比較して演算時間が約１５％
長くなるだけである。
【００４２】変数のフォーマットを数値的に固定したこ
の実施例に関し、専門家であれば上述したようにシステ
マチックに、所定数の一連の演算中に検査を必要とする
ことなく実行されるモジュロ‐Ｎ準短縮法のように近似
商ｑを計算し得る精度に関する他の目安を決定し、斯か
る後に追加のモジュロ‐Ｎ準短縮を実行してこれら一連
の演算中に累積される超過分を抑圧するようにすること
ができる。
の実施例に関し、専門家であれば上述したようにシステ
マチックに、所定数の一連の演算中に検査を必要とする
ことなく実行されるモジュロ‐Ｎ準短縮法のように近似
商ｑを計算し得る精度に関する他の目安を決定し、斯か
る後に追加のモジュロ‐Ｎ準短縮を実行してこれら一連
の演算中に累積される超過分を抑圧するようにすること
ができる。
【００４３】次に、本発明装置に有利に有効に使用し得
るコントローラの一実施例及びこのようなコントローラ
に組み込み得る計算素子の一実施例を図４及び図５を用
いて簡単に説明する。これらの装置自体は1989年12月29
日出願のフランス国特許第8917455号及び同8917456号の
目的を構成し、これら明細書にこれらの装置が詳細に開
示されている。
るコントローラの一実施例及びこのようなコントローラ
に組み込み得る計算素子の一実施例を図４及び図５を用
いて簡単に説明する。これらの装置自体は1989年12月29
日出願のフランス国特許第8917455号及び同8917456号の
目的を構成し、これら明細書にこれらの装置が詳細に開
示されている。
【００４４】図４に示すマイクロコントローラは中央処
理装置（ＣＰＵ１５）と、読取専用メモリ（ＲＯＭ１
６）と、ランダムアクセスメモリ（ＲＡＭ１７）と、破
線の長方形１８で記号的に示す計算素子と、状態及び制
御レジスタ（Ｅ．Ｃ．）１９及びシーケンサ（ＳＥ）２
０を含む回路とを具える。中央処理装置１５は読取専用
メモリ１６、状態及び制御ユニット１９、シーケンサ２
０とデータバス７を介してデータを交換すると共にアド
レスバス８を介して読取専用メモリ１６にアドレスを送
出する。中央処理装置１５はそれぞれのバス７及び８を
介してランダムアクセスメモリとデータを交換すると共
にこのメモリをアドレスすることもできるが、このメモ
リに直接アクセスすることはできない。
理装置（ＣＰＵ１５）と、読取専用メモリ（ＲＯＭ１
６）と、ランダムアクセスメモリ（ＲＡＭ１７）と、破
線の長方形１８で記号的に示す計算素子と、状態及び制
御レジスタ（Ｅ．Ｃ．）１９及びシーケンサ（ＳＥ）２
０を含む回路とを具える。中央処理装置１５は読取専用
メモリ１６、状態及び制御ユニット１９、シーケンサ２
０とデータバス７を介してデータを交換すると共にアド
レスバス８を介して読取専用メモリ１６にアドレスを送
出する。中央処理装置１５はそれぞれのバス７及び８を
介してランダムアクセスメモリとデータを交換すると共
にこのメモリをアドレスすることもできるが、このメモ
リに直接アクセスすることはできない。
【００４５】中央処理装置１５に接続されたデータバス
７はデータスイッチマルチプレクサ４の第１入力端子を
介してランダムアクセスメモリ１７のデータ部分をアク
セスする。このマルチプレクサの第２入力端子は“ロー
カルバス”１０と称すバスに接続する。このバスの役割
については後に説明する。ランダムアクセスメモリ１７
のアドレスポートはアドレススイッチ５と称す別のマル
チプレクサの出力端子に接続する。このマルチプレクサ
の４つの入力端子はその第１入力端子をシリアルキュー
として配置されたオペランドｔのアドレス用のダブルア
ドレスレジスタ１２２−２２２を経て、その第２入力端
子を同じくシリアルキューとして配置されたオペランド
Ｘのアドレス用の別のダブルアドレスレジスタ１２１−
２２１を経て、その第３入力端子をオペランドａのアド
レス用の単一レジスタ２１１を経て、及びその第４入力
端子を演算結果ｂのアドレス用の別のダブルレジスタ１
２３−２２３を経てアドレスバス８にそれぞれ接続す
る。アドレスポインタレジスタ１２２, １２１, ２１
１, １２３は中央処理装置１５によりロードすることが
できるが、ポインタ２２２, ２２１及び２２３は対応す
るキュー内の相手のレジスタのアドレスを受信するよう
配置し、受信後シーケンサ２０により自動的にインクリ
メント又はデクリメントし得るようにする。単一ポイン
タレジスタ２１１も中央処理装置１５によりローディン
グされた後にシーケンサにより自動的にインクリメント
又はデクリメントされるようにすることができる。
７はデータスイッチマルチプレクサ４の第１入力端子を
介してランダムアクセスメモリ１７のデータ部分をアク
セスする。このマルチプレクサの第２入力端子は“ロー
カルバス”１０と称すバスに接続する。このバスの役割
については後に説明する。ランダムアクセスメモリ１７
のアドレスポートはアドレススイッチ５と称す別のマル
チプレクサの出力端子に接続する。このマルチプレクサ
の４つの入力端子はその第１入力端子をシリアルキュー
として配置されたオペランドｔのアドレス用のダブルア
ドレスレジスタ１２２−２２２を経て、その第２入力端
子を同じくシリアルキューとして配置されたオペランド
Ｘのアドレス用の別のダブルアドレスレジスタ１２１−
２２１を経て、その第３入力端子をオペランドａのアド
レス用の単一レジスタ２１１を経て、及びその第４入力
端子を演算結果ｂのアドレス用の別のダブルレジスタ１
２３−２２３を経てアドレスバス８にそれぞれ接続す
る。アドレスポインタレジスタ１２２, １２１, ２１
１, １２３は中央処理装置１５によりロードすることが
できるが、ポインタ２２２, ２２１及び２２３は対応す
るキュー内の相手のレジスタのアドレスを受信するよう
配置し、受信後シーケンサ２０により自動的にインクリ
メント又はデクリメントし得るようにする。単一ポイン
タレジスタ２１１も中央処理装置１５によりローディン
グされた後にシーケンサにより自動的にインクリメント
又はデクリメントされるようにすることができる。
【００４６】計算素子１８はオペランドａ〔１〕、ａ
〔２〕、ａ〔３〕及びａ〔４〕用の４つの入力端子１
１, １２, １３及び１４と、オペランドｘi 及びｔi 用
の入力端子２１及び２２を有する。ローカルバス１０と
オペランド入力端子１１, １２,１３及び１４との間に
それぞれレジスタ３１１，３１２，３１３及び３１４を
挿入し、これらレジスタに上述のオペランドの値をスト
アする。オペランドｘi 用の入力端子２１とローカルバ
ス１０との間にはシリアルキューとして配置された１対
のレジスタ３２１−４２１を挿入し、オペランドｔi 用
の入力端子２２とローカルバス１０との間にもシリアル
キューとして配置された１対のレジスタ３２２−４２２
を挿入する。計算素子１８は更に結果ｂi 用の出力端子
２３を有し、この出力端子から結果ｂi を出力レジスタ
３２３を介してローカルバス１０に送出する。図を明瞭
とするために、制御接続は詳細に示してない。しかし、
破線で示した１組の制御接続４７によって状態及び制御
レジスタ回路４９、シーケンス２０及び計算素子１８と
の間の制御接続を記号的に示してある。計算素子１８は
ポート２５から制御命令を受信する。
〔２〕、ａ〔３〕及びａ〔４〕用の４つの入力端子１
１, １２, １３及び１４と、オペランドｘi 及びｔi 用
の入力端子２１及び２２を有する。ローカルバス１０と
オペランド入力端子１１, １２,１３及び１４との間に
それぞれレジスタ３１１，３１２，３１３及び３１４を
挿入し、これらレジスタに上述のオペランドの値をスト
アする。オペランドｘi 用の入力端子２１とローカルバ
ス１０との間にはシリアルキューとして配置された１対
のレジスタ３２１−４２１を挿入し、オペランドｔi 用
の入力端子２２とローカルバス１０との間にもシリアル
キューとして配置された１対のレジスタ３２２−４２２
を挿入する。計算素子１８は更に結果ｂi 用の出力端子
２３を有し、この出力端子から結果ｂi を出力レジスタ
３２３を介してローカルバス１０に送出する。図を明瞭
とするために、制御接続は詳細に示してない。しかし、
破線で示した１組の制御接続４７によって状態及び制御
レジスタ回路４９、シーケンス２０及び計算素子１８と
の間の制御接続を記号的に示してある。計算素子１８は
ポート２５から制御命令を受信する。
【００４７】図４に示すマイクロコントローラの特徴
は、ローカルバス１０によりデータスイッチマルチプレ
クサ４を経てランダムアクセスメモリ１７と計算素子１
８のデータポートとの間でデータを伝送することがで
き、従ってこの計算素子によりシーケンサ２０の制御の
下で、中央処理装置１５の介入なしに一連の計算を実行
することができる。この一連の演算中に中央処理装置が
一連の次の計算のためのポインタレジスタ１２１,１２
２及び１２３にアドレスポインタをロードすることがで
きる。
は、ローカルバス１０によりデータスイッチマルチプレ
クサ４を経てランダムアクセスメモリ１７と計算素子１
８のデータポートとの間でデータを伝送することがで
き、従ってこの計算素子によりシーケンサ２０の制御の
下で、中央処理装置１５の介入なしに一連の計算を実行
することができる。この一連の演算中に中央処理装置が
一連の次の計算のためのポインタレジスタ１２１,１２
２及び１２３にアドレスポインタをロードすることがで
きる。
【００４８】本発明方法の一実施例では全ての処理デー
タを均一の８ビットフォーマットで表わす。計算変数Ｔ
及びｘは８ビットワードに区分し、これらワードに重み
ｉのランクを付けてオペランドｘi 及びｔi を構成す
る。所定のオペランド対ｘi ，ｔi の値が最初にローカ
ルバス１０を経てレジスタ３２１および３２２に２クロ
ックサイクルでロードされる。第３クロックサイクルを
用いてレジスタ３２３にストアされている結果ｂi をラ
ンダムアクセスメモリ１７に書込む。計算素子１８はオ
ペランドａ〔１〕〜ａ〔４〕を用いて４ステップサイク
ルで、又はオペランドａ〔４〕及び入力１４を用いない
で３ステップサイクルで演算を行い得る。
タを均一の８ビットフォーマットで表わす。計算変数Ｔ
及びｘは８ビットワードに区分し、これらワードに重み
ｉのランクを付けてオペランドｘi 及びｔi を構成す
る。所定のオペランド対ｘi ，ｔi の値が最初にローカ
ルバス１０を経てレジスタ３２１および３２２に２クロ
ックサイクルでロードされる。第３クロックサイクルを
用いてレジスタ３２３にストアされている結果ｂi をラ
ンダムアクセスメモリ１７に書込む。計算素子１８はオ
ペランドａ〔１〕〜ａ〔４〕を用いて４ステップサイク
ルで、又はオペランドａ〔４〕及び入力１４を用いない
で３ステップサイクルで演算を行い得る。
【００４９】タイプＢi ＝ａi ・Ｘ＋Ｔの演算を実行す
るためには計算素子１８は３ステップサイクルで、変数
ａi の３バイトを構成する３つの順次のバイトを表わす
オペランドａ〔１〕〜ａ〔３〕を用いる。計算素子１８
は演算範囲をａi ｘi ＋ｔiにしぼる３ステップ計算サ
イクルの終了時にユニークな結果ｂi を発生し得る。結
果ｂi をレジスタ３２３からランダムアクセスメモリ１
７に転送するクロックサイクル中にオペランドｘi 及び
ｔi の新しい値をそれぞれのレジスタ３２１及び３２２
から対応するレジスタ４２１及び４２２に同時に転送す
る。計算変数Ｔ，Ｘ及びＢi の各々はランダムアクセス
メモリに連続するアドレスバイトによりストアされるた
め、これらアドレスはシーケンサ２０の制御の下でイン
クリメント又はデクリメントされるそれぞれのポインタ
レジスタ２２１, ２２２及び２２３により指示される。
るためには計算素子１８は３ステップサイクルで、変数
ａi の３バイトを構成する３つの順次のバイトを表わす
オペランドａ〔１〕〜ａ〔３〕を用いる。計算素子１８
は演算範囲をａi ｘi ＋ｔiにしぼる３ステップ計算サ
イクルの終了時にユニークな結果ｂi を発生し得る。結
果ｂi をレジスタ３２３からランダムアクセスメモリ１
７に転送するクロックサイクル中にオペランドｘi 及び
ｔi の新しい値をそれぞれのレジスタ３２１及び３２２
から対応するレジスタ４２１及び４２２に同時に転送す
る。計算変数Ｔ，Ｘ及びＢi の各々はランダムアクセス
メモリに連続するアドレスバイトによりストアされるた
め、これらアドレスはシーケンサ２０の制御の下でイン
クリメント又はデクリメントされるそれぞれのポインタ
レジスタ２２１, ２２２及び２２３により指示される。
【００５０】モジュロ‐Ｎ準短縮が等式Ａi ＝ｑ・Ｎ′
＋Ｒに従って実行される際は、入力端子２１のオペラン
ドｘi がパラメータＮ′のランクｉのバイトｎi ′と置
き換えられ、入力端子２２のオペランドｔi が変数Ｒか
ら取り出されたバイトｒi と置き換えられると共に、４
個の入力端子１１, １２, １３, １４には近似した商ｑ
を構成する一連のバイトが供給される。斯くして計算素
子１８は値ｎi ′及びｒi の対に対する商ｑを構成する
各バイトの処理を４ステップサイクルで実行する。計算
は４ステップサイクルでステップごとに行われ、その間
ローカルバス１０がオペランドデータをレジスタ３２１
及び３２２に再ロードする２クロックサイクルとレジス
タ３２３からランダムアクセスメモリ１７へ結果を転送
する１クロックサイクルの間に亘って占有される。この
場合にはローカルバス１０は計算サイクルを構成する４
クロックサイクルのうちの１サイクル中占有されないも
のとなる。
＋Ｒに従って実行される際は、入力端子２１のオペラン
ドｘi がパラメータＮ′のランクｉのバイトｎi ′と置
き換えられ、入力端子２２のオペランドｔi が変数Ｒか
ら取り出されたバイトｒi と置き換えられると共に、４
個の入力端子１１, １２, １３, １４には近似した商ｑ
を構成する一連のバイトが供給される。斯くして計算素
子１８は値ｎi ′及びｒi の対に対する商ｑを構成する
各バイトの処理を４ステップサイクルで実行する。計算
は４ステップサイクルでステップごとに行われ、その間
ローカルバス１０がオペランドデータをレジスタ３２１
及び３２２に再ロードする２クロックサイクルとレジス
タ３２３からランダムアクセスメモリ１７へ結果を転送
する１クロックサイクルの間に亘って占有される。この
場合にはローカルバス１０は計算サイクルを構成する４
クロックサイクルのうちの１サイクル中占有されないも
のとなる。
【００５１】初期変数Ｎ，Ｍの５１２ビット（即ち６４
バイト） のフォーマットに対しては、結果Ｂi を得る
ことができる変数Ｘ及びＴをバイトで完全に用いるため
には６７の３ステップサイクルを実行する必要がある。
同様に、計算変数Ａi を発生するモジュロ‐Ｎ準短縮演
算において変数Ｎ′及びＲ（計算素子にストアされてい
る中間データの“クリア”を含む）をバイトで完全に用
いるには６８の４ステップサイクルが必要とされる。計
算素子がほぼ独立に演算を行うこれら一連のサイクルに
対応する期間中に中央処理装置１５はポインタレジスタ
１２１, １２２及び１２３に後続の計算に必要な種々の
パラメータ、詳しく言えばアドレスを再ロードするのに
必要な全ての時間が得られる。同様に、２つの一連の計
算サイクルの間において新しいオペランドａ〔１〕、ａ
〔２〕、ａ〔３〕及び必要に応じオペランドａ〔４〕が
中央処理装置によりポインタレジスタ２１１にロードさ
れた初期アドレスに基づいて再ロードされ、このときこ
のポインタレジスタはデクリメント又はインクリメント
されてランダムアクセスメモリ１７からこれらオペラン
ドの次の値をフェッチする。変形例では結果ｂi を受信
するデータレジスタ３２３に、マルチプレクサで短絡し
得る３個のバッファレジスタのバンクを付加する。この
ようにすると、計算素子１８により最後に発生された変
数Ｂi の上位バイトを、レジスタ３２３により拡張され
た前記３個のバッファレジスタのバンクに応答して、モ
ジュロ‐Ｎ準短縮に用いるオペランドとしてレジスタ３
１１,３１２, ３１３及び３１４に直接順次に転送する
ことができる。この場合、これら４つのデータバイトの
ためのメモリスペースが不要になる。
バイト） のフォーマットに対しては、結果Ｂi を得る
ことができる変数Ｘ及びＴをバイトで完全に用いるため
には６７の３ステップサイクルを実行する必要がある。
同様に、計算変数Ａi を発生するモジュロ‐Ｎ準短縮演
算において変数Ｎ′及びＲ（計算素子にストアされてい
る中間データの“クリア”を含む）をバイトで完全に用
いるには６８の４ステップサイクルが必要とされる。計
算素子がほぼ独立に演算を行うこれら一連のサイクルに
対応する期間中に中央処理装置１５はポインタレジスタ
１２１, １２２及び１２３に後続の計算に必要な種々の
パラメータ、詳しく言えばアドレスを再ロードするのに
必要な全ての時間が得られる。同様に、２つの一連の計
算サイクルの間において新しいオペランドａ〔１〕、ａ
〔２〕、ａ〔３〕及び必要に応じオペランドａ〔４〕が
中央処理装置によりポインタレジスタ２１１にロードさ
れた初期アドレスに基づいて再ロードされ、このときこ
のポインタレジスタはデクリメント又はインクリメント
されてランダムアクセスメモリ１７からこれらオペラン
ドの次の値をフェッチする。変形例では結果ｂi を受信
するデータレジスタ３２３に、マルチプレクサで短絡し
得る３個のバッファレジスタのバンクを付加する。この
ようにすると、計算素子１８により最後に発生された変
数Ｂi の上位バイトを、レジスタ３２３により拡張され
た前記３個のバッファレジスタのバンクに応答して、モ
ジュロ‐Ｎ準短縮に用いるオペランドとしてレジスタ３
１１,３１２, ３１３及び３１４に直接順次に転送する
ことができる。この場合、これら４つのデータバイトの
ためのメモリスペースが不要になる。
【００５２】図５は図４の計算素子の内部構成図を示
す。この計算素子の入力端子及び出力端子は図４と同一
の符号を付して示す。データ入力１１〜１４をサイクル
スイッチマルチプレクサ３３の４つの入力端子に供給
し、このマルチプレクサの出力を８×８ビットマルチプ
ライヤ３０の２つの入力端子の一方に供給する。このマ
ルチプライヤの第２入力端子は入力端子２１からオペラ
ンドｘi を受信する。マルチプライヤ３０の１６ビット
フォーマットの出力を第１加算器３１の２つの入力端子
の一方に供給する。この加算器の第２入力端子には後述
するデータ循環手段により８ビットフォーマットデータ
が供給される。この第１加算器３１の１６ビットフォー
マット出力を第２加算器３２の２つの入力端子の一方に
供給し、この加算器の第２入力端子３５は入力端子２２
からマルチプレクサ４２を経てオペランド値ｔi を受信
し得る。この第２加算器３２は２つの結果出力端子を有
し、下位の８ビットの出力３７を出力端子２３に送出し
得ると共に上位の８ビットの出力３８とバッファレジス
タ４１に供給する。バッファレジスタ４１の出力をマル
チプレクサ４２の第２入力端子に供給すると共に第２マ
ルチプレクサ４３の一方の入力端子に供給し、この第２
マルチプレクサの他方の８ビット入力端子には出力３７
を供給する。このマルチプレクサ４３の８ビット出力端
子をバッファレジスタ４４, ４４５, ４５のバンクを経
て第１加算器３１の第２入力端子３４に接続する。この
バンクのレジスタの１つ（本例ではレジスタ４４５）は
短絡マルチプレクサ４５０により側路することができ
る。データはこのバンクのレジスタをステップバイステ
ップで通過する。
す。この計算素子の入力端子及び出力端子は図４と同一
の符号を付して示す。データ入力１１〜１４をサイクル
スイッチマルチプレクサ３３の４つの入力端子に供給
し、このマルチプレクサの出力を８×８ビットマルチプ
ライヤ３０の２つの入力端子の一方に供給する。このマ
ルチプライヤの第２入力端子は入力端子２１からオペラ
ンドｘi を受信する。マルチプライヤ３０の１６ビット
フォーマットの出力を第１加算器３１の２つの入力端子
の一方に供給する。この加算器の第２入力端子には後述
するデータ循環手段により８ビットフォーマットデータ
が供給される。この第１加算器３１の１６ビットフォー
マット出力を第２加算器３２の２つの入力端子の一方に
供給し、この加算器の第２入力端子３５は入力端子２２
からマルチプレクサ４２を経てオペランド値ｔi を受信
し得る。この第２加算器３２は２つの結果出力端子を有
し、下位の８ビットの出力３７を出力端子２３に送出し
得ると共に上位の８ビットの出力３８とバッファレジス
タ４１に供給する。バッファレジスタ４１の出力をマル
チプレクサ４２の第２入力端子に供給すると共に第２マ
ルチプレクサ４３の一方の入力端子に供給し、この第２
マルチプレクサの他方の８ビット入力端子には出力３７
を供給する。このマルチプレクサ４３の８ビット出力端
子をバッファレジスタ４４, ４４５, ４５のバンクを経
て第１加算器３１の第２入力端子３４に接続する。この
バンクのレジスタの１つ（本例ではレジスタ４４５）は
短絡マルチプレクサ４５０により側路することができ
る。データはこのバンクのレジスタをステップバイステ
ップで通過する。
【００５３】オペランドａ〔１〕の選択に対応するサイ
クルの第１ステップではマルチプレクサ４２がオペラン
ドｔi を選択すると共にマルチプレクサ４３がバッファ
レジスタ４１を選択する。これらを図５に小矢印で記号
的に示してある。オペランドｔi は第２加算器３２にも
供給され、この加算器の出力端子３７の結果の下位の８
ビットが出力端子２３からレジスタ３２３（図４）に送
出されストアされる。この第１サイクルステップ後の他
のステップに対してマルチプレクサ４２及び４３の位置
が逆転され、第２加算器３２の結果の上位８ビットがバ
ッファレジスタ４１内におけるこれら値のドウェルタイ
ムに対応する遅延後に第２加算器３２の第２入力端子３
５にレトロ結合される。第２加算器３２の出力端子３７
の結果の下位８ビットがレジスタバンクのヘッドレジス
タを構成するレジスタ４４に転送され、ステップごとに
次段のレジスタに順次転送される。このようにして３ス
テップの遅延を得てこれらの値を第１加算器３１の第２
入力端子３４に供給する。例外として、最後のサイクル
ステップではバッファレジスタ４１内に含まれる値は次
のサイクルの第１ステップ中にバッファレジスタ４４に
転送され、この値が４ステップの遅延後に第１加算器３
１の入力端子３４に再循環される。
クルの第１ステップではマルチプレクサ４２がオペラン
ドｔi を選択すると共にマルチプレクサ４３がバッファ
レジスタ４１を選択する。これらを図５に小矢印で記号
的に示してある。オペランドｔi は第２加算器３２にも
供給され、この加算器の出力端子３７の結果の下位の８
ビットが出力端子２３からレジスタ３２３（図４）に送
出されストアされる。この第１サイクルステップ後の他
のステップに対してマルチプレクサ４２及び４３の位置
が逆転され、第２加算器３２の結果の上位８ビットがバ
ッファレジスタ４１内におけるこれら値のドウェルタイ
ムに対応する遅延後に第２加算器３２の第２入力端子３
５にレトロ結合される。第２加算器３２の出力端子３７
の結果の下位８ビットがレジスタバンクのヘッドレジス
タを構成するレジスタ４４に転送され、ステップごとに
次段のレジスタに順次転送される。このようにして３ス
テップの遅延を得てこれらの値を第１加算器３１の第２
入力端子３４に供給する。例外として、最後のサイクル
ステップではバッファレジスタ４１内に含まれる値は次
のサイクルの第１ステップ中にバッファレジスタ４４に
転送され、この値が４ステップの遅延後に第１加算器３
１の入力端子３４に再循環される。
【００５４】従って、斯かる計算素子は４サイクルステ
ップでオペランドｘi 及びｔi とオペランドａ〔１〕〜
ａ〔４〕を併用して出力端子２３に８ビットの単一結果
を発生する。中間結果はマルチプレクサ４２及び４３か
らなる再循環スイッチング手段を具えるレジスタ４１,
４４, ４４５及び４５から成る再循環手段によりこの素
子内を再循環する。
ップでオペランドｘi 及びｔi とオペランドａ〔１〕〜
ａ〔４〕を併用して出力端子２３に８ビットの単一結果
を発生する。中間結果はマルチプレクサ４２及び４３か
らなる再循環スイッチング手段を具えるレジスタ４１,
４４, ４４５及び４５から成る再循環手段によりこの素
子内を再循環する。
【００５５】このような素子は３ステップのサイクルで
動作させることもできる。この場合には中央処理装置１
５により状態及び命令レジスタ１９にロードされた特定
の１ビットの形態の情報信号により計算素子に、オペラ
ンドａ〔４〕を使用しないことを命令してマルチプレク
サ３３の周期的スイッチングをオペランドａ〔１〕〜ａ
〔３〕のみを用いるように制限する。また、中間データ
の正しい再循環を達成するために、この場合にはバッフ
ァレジスタ４４, ４４５, ４５のバンクを、マルチプレ
クサ４５０でレジスタ４４５を短絡して１レジスタだけ
減少させる。
動作させることもできる。この場合には中央処理装置１
５により状態及び命令レジスタ１９にロードされた特定
の１ビットの形態の情報信号により計算素子に、オペラ
ンドａ〔４〕を使用しないことを命令してマルチプレク
サ３３の周期的スイッチングをオペランドａ〔１〕〜ａ
〔３〕のみを用いるように制限する。また、中間データ
の正しい再循環を達成するために、この場合にはバッフ
ァレジスタ４４, ４４５, ４５のバンクを、マルチプレ
クサ４５０でレジスタ４４５を短絡して１レジスタだけ
減少させる。
【００５６】図５につき述べたような計算素子を具える
図４につき述べたコントローラはＲＳＡ法による符号化
に対する本発明の方法を有効に実施し得ることは容易に
理解される。このように実施すると動作を著しく遅延し
得る多数の検査が省略される。
図４につき述べたコントローラはＲＳＡ法による符号化
に対する本発明の方法を有効に実施し得ることは容易に
理解される。このように実施すると動作を著しく遅延し
得る多数の検査が省略される。
【００５７】本発明は上述した方法を実行するプログラ
ムにより制御される中央マイクロ計算装置を具えた任意
の装置に適用することができる。
ムにより制御される中央マイクロ計算装置を具えた任意
の装置に適用することができる。
【図１】 ｎビットワードＭのｅ（このｅもｎビットの
数である）のべき乗を計算するアルゴリズムを示す説明
図である。
数である）のべき乗を計算するアルゴリズムを示す説明
図である。
【図２】 図１のアルゴリズムからＭｅモジュロ‐Ｎの
値（ここにＮはｎビットのモジュラスである）を求める
ことができるようにするアルゴリズムを示す説明図であ
る。
値（ここにＮはｎビットのモジュラスである）を求める
ことができるようにするアルゴリズムを示す説明図であ
る。
【図３】 図２のアルゴリズムの一部を本発明による方
法に従って実行すべくさらに詳細に発展させたアルゴリ
ズムを示す説明図である。
法に従って実行すべくさらに詳細に発展させたアルゴリ
ズムを示す説明図である。
【図４】 本発明による方法を実行するマイクロコンピ
ュータの構成を示すブロック図である。
ュータの構成を示すブロック図である。
【図５】 図４のマイクロコントローラに組み込むこと
のできる計算素子のブロック図である。
のできる計算素子のブロック図である。
４ データスイッチマルチプレクサ
５ アドレススイッチ
７ データバス
８ アドレスバス
１０ ローカルバス
１５ 中央処理装置（ＣＰＵ）
１６ 読取専用メモリ（ＲＯＭ）
１７ ランダムアクセスメモリ（ＲＡＭ）
１８ 計算素子
１９ 状態及び制御レジスタ
２０ シーケンサ
１２１−２２１,…１２３−２２３ ダブルアドレスレ
ジスタ ２１１ 単一レジスタ ３１１−３１４, ３２１−４２１, ３２２−４２２ レジスタ ３２３ 出力レジスタ ３０ マルチプライヤ ３１ 第１加算器 ３２ 第２加算器 ３３ サイクルスイッチマルチプレクサ ４１ バッファレジスタ ４２ マルチプレクサ ４３ 第２マルチプレクサ ４４, ４４５, ４５ バッファレジスタ ４５０ 短絡マルチプレクサ
ジスタ ２１１ 単一レジスタ ３１１−３１４, ３２１−４２１, ３２２−４２２ レジスタ ３２３ 出力レジスタ ３０ マルチプライヤ ３１ 第１加算器 ３２ 第２加算器 ３３ サイクルスイッチマルチプレクサ ４１ バッファレジスタ ４２ マルチプレクサ ４３ 第２マルチプレクサ ４４, ４４５, ４５ バッファレジスタ ４５０ 短絡マルチプレクサ
フロントページの続き
(72)発明者 ジャン−ジャック キュイスクワテール
ベルギー国 ベ−1640 ブラッセル アベ
ニュデ カナール３
Ｆターム(参考） 5J104 AA18 JA28 NA39
Claims (6)
- 【請求項１】 マイクロコントローラを有する符号化装
置でメッセージＭのｅ乗のモジュロ−Ｎ演算処理を行っ
てＲＳＡ符号化を行う方法であって、Ｎ，ｅ及びＭはｎ
ビットのフォーマットに含まれる整数であり、前記モジ
ュロ−Ｎ演算処理は、式（１）を用いる第１の演算を行
う工程と、 Ｂi＝ａi・Ｘ＋Ｔ・２m 式（１） 式（２）に示すモジュロ−Ｎ準短縮による第２の演算を
行う工程と、 Ａi＝ｑ・Ｎ′＋Ｒ 式（２） を有し、前記第１の演算において、Ｂi及びＸは、Ｍ及
びＮに依存する計算変数であり、ａiは、値が以前の演
算から得られる計算変数Ａのｍビットに限定されたフォ
ーマットの抽出変数（セグメント）であり、この抽出変
数は前記計算変数Ａの重みのランクｉが減少する順位で
取り出され、Ｔは、変数Ａの計算に用いた加算変数であ
り、前記第２の演算は、モジュラスＮの予定した倍数を
減じることによって変数Ｂiの長さを短くして、変数Ａ
に対する新規の値Ａiを得るものであり、Ｎ’は、ｎビ
ットフォーマットにおけるＮの２の補数であり、ｑは、
ｐ＞ｍとして、ｐビットの固定フォーマットにて割算Ｂ
i／Ｎのデフォルトにより近似させた整数の商であり、
Ｒは、変数Ｂiの下位ｎビットにより与えられる変数で
ある、ことを特徴とする方法。 - 【請求項２】 前記第２の演算の結果Ａiは、モジュラ
スＮの低い倍数を含むことができ、ｎビットフォーマッ
トに対してｄ個の上位ビットを超過させることができ、
逐次演算の所定回数を近似公差ｑと同様に、前記演算中
に累積される超過分の最大ビット数がｐ−ｍに等しくな
るように定め、前記所定回数の演算後に、変数Ａの新規
の値を厳密にｎビットフォーマット内に発生させる追加
のモジュロ準短縮を行うことを特徴とする請求項１記載
の方法。 - 【請求項３】 変数Ａが、その抽出変数ａiにより完全
に用いられた際に、連続演算の回数が前記所定回数に達
することを特徴とする請求項２記載の方法。 - 【請求項４】 モジュラスＮの値を或る特定の間隔中に
取り出し、この特定の間隔を ２n−２n-m；２n−１ に等しくし、前記近似商ｑの値がｎビットフォーマット
を超過する変数Ｂiの上位ビットにより与えられること
を特徴とする請求項３記載の方法。 - 【請求項５】 ｎが２０００以下のｎビットの変数に適
用され、前記近似商ｑのビット数ｐを３２とし、変数ａ
iの前記短縮フォーマットのビット数ｍを２４とするこ
とを特徴とする請求項４記載の方法。 - 【請求項６】 モジュラスＮの値をｎビットの数から如
何ように選定する場合でも適用可能であり、また、ｎが
２０００以下のｎビットの変数に適用され、近似商ｑの
ビット数ｐを３２に等しくし、前記変数ａiの短縮フォ
ーマットのビット数ｍを２４に等しくし、近似商ｑの値
を第１の演算、すなわち Ｂi＝ａi・Ｘ＋Ｔ・２m の実行後に次の追加演算、すなわち ｌi・Ｎ* によって求め、ここで、ｌiは、ｎビットフォーマット
を超えている変数Ｂiの上位ビットを表し、Ｎ＊ は、モ
ジュラスＮの逆数の上位５６ビットに制限された２進数
を表し、上位３２ビットに限定される前記追加演算の結
果によって近似商ｑの値を発生させ、最後に前記第２の
演算、すなわち Ａi＝ｑ・Ｎ’＋Ｒ を行うことを特徴とする請求項３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9002274A FR2658932A1 (fr) | 1990-02-23 | 1990-02-23 | Procede de codage selon la methode dite rsa, par un microcontroleur et dispositif utilisant ce procede. |
| FR9002274 | 1990-02-23 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04879791A Division JP3501468B2 (ja) | 1990-02-23 | 1991-02-22 | 携帯カード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003029627A true JP2003029627A (ja) | 2003-01-31 |
| JP3467489B2 JP3467489B2 (ja) | 2003-11-17 |
Family
ID=9394076
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04879791A Expired - Lifetime JP3501468B2 (ja) | 1990-02-23 | 1991-02-22 | 携帯カード |
| JP2002107977A Expired - Lifetime JP3467489B2 (ja) | 1990-02-23 | 2002-04-10 | Ｒｓａ符号化装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04879791A Expired - Lifetime JP3501468B2 (ja) | 1990-02-23 | 1991-02-22 | 携帯カード |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5166978A (ja) |
| EP (1) | EP0443679B1 (ja) |
| JP (2) | JP3501468B2 (ja) |
| DE (1) | DE69130581T2 (ja) |
| FR (1) | FR2658932A1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7995196B1 (en) | 2008-04-23 | 2011-08-09 | Tracer Detection Technology Corp. | Authentication method and system |
| EP2779519A1 (en) | 2013-03-11 | 2014-09-17 | Thomson Licensing | A method and a device for fault-resistant exponentiation in cryptographic systems |
| US10658455B2 (en) | 2017-09-28 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal insulator metal capacitor structure having high capacitance |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6211937A (ja) * | 1985-07-10 | 1987-01-20 | Hitachi Ltd | 高速剰余計算装置 |
| CA1252213A (en) * | 1986-08-28 | 1989-04-04 | Andrew G. Deczky | Digital signal processor with divide function |
| FR2613861B1 (fr) * | 1987-04-10 | 1990-11-30 | Pailles Jean Claude | Procede et controleur pour cryptographier un message selon un algorithme a cle publique |
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1990
- 1990-02-23 FR FR9002274A patent/FR2658932A1/fr active Pending
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1991
- 1991-02-18 DE DE69130581T patent/DE69130581T2/de not_active Expired - Lifetime
- 1991-02-18 EP EP91200332A patent/EP0443679B1/fr not_active Expired - Lifetime
- 1991-02-21 US US07/660,197 patent/US5166978A/en not_active Expired - Lifetime
- 1991-02-22 JP JP04879791A patent/JP3501468B2/ja not_active Expired - Lifetime
-
2002
- 2002-04-10 JP JP2002107977A patent/JP3467489B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69130581T2 (de) | 1999-06-24 |
| DE69130581D1 (de) | 1999-01-21 |
| JPH04216588A (ja) | 1992-08-06 |
| US5166978A (en) | 1992-11-24 |
| FR2658932A1 (fr) | 1991-08-30 |
| JP3501468B2 (ja) | 2004-03-02 |
| EP0443679B1 (fr) | 1998-12-09 |
| JP3467489B2 (ja) | 2003-11-17 |
| EP0443679A1 (fr) | 1991-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030814 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |