JPH022171B2

JPH022171B2 -

Info

Publication number: JPH022171B2
Application number: JP56208242A
Authority: JP
Inventors: Ei Teigu Suteiibun; Esu Neji Uirendora
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1980-12-24
Filing date: 1981-12-24
Publication date: 1990-01-17
Also published as: AU7887281A; CA1170774A; US4426680A; JPS57172439A; AU550176B2

Description

【発明の詳細な説明】

本発明はデータ処理システムの商用命令プロセ
ツサによる10進英数字命令の実行に関し、より詳
細にはデータデスクリプタ情報に応答してオペラ
ンドの整列（alignment）を指示する装置に関す
る。（先行技術）メイン・メモリから読出される関連するオペラ
ンドが互いに関して桁ぞろえされれば、10進英数
字命令を実行するために必要なステツプ数は通常
少なくて済む。10進加算命令等の命令では、２つ
のオペランドについて10進最下位数字を桁ぞろえ
しなければならない。10進英数字比較命令の場合
には２つのオペランドの上位の桁の数字を桁ぞろ
えする必要がある。10進加算命令においてはメイ
ンメモリから連続するオペランド語のうち先ず第
一に下位の語が転送され、10進英数字比較命令で
はメインメモリから連続するオペランド語のうち
先ず第一に上位の語が転送される。オペランドは、通常一語につき２つのバイトを
有する10進ストリング形態であつても良く、また
通常は４つの10進数桁を有する10進パツク形態で
あつても良い。オペランドの上位または下位のバ
イトまたは数字は語のいずれか一方のバイトまた
は任意の桁に書込めば良い。オペランドの特性はデータデスクリプタと呼ば
れる語により定義すれば良く、これらの語は通常
は命令語の後に続いてメモリから転送される。デ
ータデスクリプタ情報は、10進ストリング数字ま
たは10進パツク数字を表示する２進ビツトと、オ
ペランドのバイト数または数字の数を表示する２
進領域と、上位語中の上位バイトまたは上位桁
と、符号のキヤラクタ、すなわち後縁、前縁また
は「オーバーパンチ」符号のメモリとを含む。データデスクリプタを入力し且つオペランド桁
ぞろえのための信号を発生する装置については、
1979年１月２日に出願された米国出願第000401
号、名称「短いオペランドの桁ぞろえおよびマー
ジ演算」並びに1979年１月２日に出願された米国
特許出願000399号、名称「長いオペランドの桁ぞ
ろえおよびマージ演算」に記載されている。これ
らの米国特許出願中に説明されている装置はデー
タデスクリプタ情報に応答して、オペランドの桁
ぞろえに使用される信号を発生する。桁ぞろえ信
号を発生する装置は、レジスタ、加算器および制
御回路を含む多数の論理素子を含む。（発明の目的）従つて、本発明の主たる目的は桁ぞろえ信号を
発生する装置を改良した情報処理システムを提供
することである。本発明の別の目的は論理素子の数を減らすこと
により製造および保守のコストを低減するように
改良した桁ぞろえ信号発生装置を有する中央命令
プロセツサを提供することである。（発明の概要）情報処理システムは、10進命令を実行する民生
用命令プロセツサ（CIP）を含む。オペランドは
10進ストリング形態または10進パツク形態であ
る。10進ストリング形態の語は２つのバイトを含
み、夫々のバイトはゾーン部分と、数字部分とを
有する。パツク化10進形態の語は10進数字を４つ
まで含む。オペランドの上位バイトまたは上位数
字は上位語の２つのバイトの一方または４つの桁
のうちの任意の１つに格納すれば良い。 10進英数字命令はオペレーシヨンコード語によ
り指定される。命令に応じて演算される夫々のオ
ペランドはデータデスクリプタにより指定され
る。データデスクリプタは、オペランドが10進スト
リング形態であるか、またはパツク化10進形態で
あるかの区別と、上位語中の上位バイトまたは上
位数字の記憶位置と、オペランドのバイト数また
は数字数とを指定する。また、データデスクリプ
タはオペランドの最上位語のアドレスを算出する
ために次の語をいかに使用すべきかを指定する。オペランドの長さはレジスタ／カウンタに書込
まれる。レジスタ／カウンタの出力信号は選択さ
れて、アドレス変位読取専用メモリおよび桁オフ
セツト用読取専用メモリに印加される。アドレス変位読取専用メモリの出力信号は、オ
ペランドが占める二重語の数より小さい数字を表
示する。この値はメインメモリの読出し要求を予
測するためおよび／または上位語のアドレスから
下位語アドレスへ変更するために使用できる。桁オフセツト用読取専用メモリの出力信号は、
オペランドの最下位語の最下位数字またはバイト
の記憶位置またはオペランドの最上位語の最上位
桁またはバイトを内部二重語レジスタ内に現われ
たときに表示する。読取専用メモリの入力アドレス端子に印加され
るデータデスクリプタ信号は、オペランドが10進
ストリングまたはパツク化10進であることと、10
進ストリングの場合には上位語内の最上位バイ
ト、パツク化10進の場合には最上位桁とを表示す
る。制御信号が桁オフセツト用読取専用メモリに印
加されると、命令が（10進命令の実行について要
求される場合のように）メイン・メモリからのオ
ペランドの右から左への転送を呼出す場合には、
桁オフセツト用読取専用メモリは最下位バイトま
たは最下位桁を選択する。メイン・メモリからオ
ペランドを左から右へ転送することを要求する英
数字比較命令等の命令に対しては、桁オフセツト
用読取専用メモリは制御信号を入力されると最上
位バイトまたは最上位桁を選択する。制御信号は、桁オフセツト用読取専用メモリ内
で左から右への走査を予測せずに最上位バイトま
たは最上位桁を表示する直接モードを選択しても
良い。このモードは右から左への走査の後に最上
位桁を定める際にも有用である。構成と動作方法の双方に関して本発明の特性を
示すと考えられる新規な特徴および前記以外の目
的と利点は、添付面に関連する以下の説明からよ
り良く理解できるであろう。しかしながら、各各
の図面は図示および説明のためにのみ提示したの
であつて、本発明の範囲を限定しようとするもの
ではない。（実施例の説明）第１図は、データ処理システムの全体のブロツ
ク図であり、このシステムは、全てシステム・バ
ス１４に共通に接続されている、メイン・メモリ
４、複数の入／出力制御装置６、及びキヤツシ
ユ／メモリ管理ユニツト（Ｃ／MMU cash／
memory management unit）１２を有してい
る。Ｃ／MMUにバス２０，１８、及び２２を介
して各々接続されている中央処理ユニツト
（CPU）、商用命令処理装置（CIP commercial
instruction processor）１０、及び科学用命令処
理装置（SIP scientific instruction processor）
８がある。Ｃ／MMU１２、CIP１０、CPU２、
及びSIP８は、共通に共通バス１６に接続されて
いる。又、CPU２は、CIP１０及びSIP８にそれ
ぞれバス２４，２６を介して接続されている。 CIP１０は、文字列や10進データの容易に処理
する様に設計された一群の命令を実行する。SIP
は、特にフオートラン・プログラムに有用な一群
の命令を実行する。この命令群中には、単精度及
び倍精度浮動小数点オペランドや１語長及び倍長
整数オペランドに対する算術演算が含まれてい
る。実行中のプログラム中の全ての命令は、バス１
６及び２０を介してＣ／MMUからCPUへと受渡
される。CPU２は、命令中の命令コードにより、
命令がCPU２、CIP１０、又はSIP８のいずれに
より実行されるか決定する。CPU２は、バス２
４と２６それぞれを介してCIP１０やSIP８から
状態情報を受取る。CIP１０又はSIP８が動作可
能であると、CPU２は必要な情報を共通バス１
６上とSIP８に対してはバス２６へも送出する。
CIP１０やSIP８は命令を実行し、それぞれバス
１８や２２及びバス１６を介して命令を実行する
ためにＣ／MMUと協同して作動する。 CIP１０は、次の様な命令を実行する：１文字列やパツクされた数データに対する10進
算術演算２英数字や10進数に対する転送や比較命令３２進数表現と10進数表現の間の変換４編集命令５算術的シフト命令メイン・メモリ４は、命令及びデータを格納
し、バス２０を介してのCPU２の制御により
Ｃ／MMU１２と共に作動して、命令及びデータ
をシステム・バス１４上に転送する。この動作
は、米国特許第4030075号に記載されている。Ｃ／MMU１２は、キヤツシユ・メモリを含ん
でおり、現在CPU２、CIP１０、及びSIP８によ
り実行されている命令を格納している。キヤツシ
ユ動作は、米国特許第4195340号に記載されてい
る。 CPU２は又、Ｉ／Ｏ制御装置６とメイン・メ
モリ４との間のデータ転送を開始する様に作動す
る。第２図を参照すると、コンソールからの初期設
定動作以外の全てのCIP１０の動作は、共通バス
１６を介して、CPU２が６ビツトの機能コード
を機能コード・レジスタ９６へ書込み、倍長のデ
ータを共通バス・データ・インターフエース８０
へ書込むことにより開始する。CPU１０は、作
動している時、倍長ワードの下位６ビツトを命令
レジスタ５６へ転送する。機能コード・レジスタ
９６が出力タスク機能コード（07）₁₆を記憶して
いると、倍長ワードの下位16ビツトがアドレス制
御ユニツト８２のある部分に格納され、CPU２
が後で前の命令語を要求することを可能にしてい
る。機能コード・レジスタ９６の内容で、制御記憶
アドレス・ロジツク５８により制御記憶６０中の
フアームフエア語を選択する。フアームウエア語は、制御記憶データ・レジス
タ６２に入力され、CIP１０をCPU２から追加さ
れる制御情報を受取ることができる様にする。制
御記憶デコード・ロジツク６１は、制御記憶デー
タ・レジスタ６２からの出力信号RD００−６７
＋をデコードすることにより制御信号を生成す
る。信号RD５２−６７＋は、制御記憶アドレ
ス・ロジツク５８に印加されて、制御記憶６０中
に特定の記憶位置への分岐を起こす。 CIP１０の命令は、３つのデータ型即ち２進化
10進数で構成されている10進数列、ASCII文字で
構成されている英数字列、及び16ビツト又は32ビ
ツトの精度を有する２進数に対して演算を行う。
10進データ・オペランドは、最上位桁の位置及び
長さにより参照され、１バイト中に１又は２桁格
納している。パツクされた10進数オペランドはバ
イト毎に２桁格納し、文字列10進オペランドは、
バイト毎に１桁格納している。文字列10進数オペランドは、符号なしで正数と
しなされるか、最上位の10進数バイトの前に置か
れている先頭の符号バイト、最下位の10進数バイ
トの後に置かれている最後尾符号バイト、又は最
下位10進数バイトに含まれオーバパンチされてい
る最後尾符号バイトを有している。パツクされている10進数オペランドは、正の符
号を意味している符号なしか、最後尾符号を有し
ている。２進数データ・オペランドは、２進数の小数点
が最下位ビツトの右側にあるとして、２の補数表
現を用いて、最上位２進ビツトを符号ビツトとし
ている。 10進数算術演算を特定する命令語に従つて
CPU２からCIPが受取つた倍長ワードは、10進数
の型が文字列かパツクされているのか、符号の情
報、オペランドの長さ、及び実効アドレスを示し
ている。これは、最上位文字（４又は８ビツト／
文字）を含んでいるバイトのアドレスである。まず初めに、10進数命令の実行中、制御記憶６
０は、制御記憶データ・レジスタ６２を介して信
号を発生し、アドレス制御ユニツト８２が、オペ
ランド１の符号を含んでいるワードのメイン・メ
モリ４のアドレスをＣ／MMU１２に送る。メイ
ンメモリ４から読みとられた符号文字を含んでい
るオペランド１のワードは共通バス・データ・イ
ンターフエース８０により受取られ、OP１６
４とOP２６６に格納される。符号文字は選択
装置７０により選択され、符号デコード・オーバ
パンチ・エンコード論理７４に転送されて、不正
符号か負符号かを示す状態ビツトに換えられる。
制御記憶アドレス論理５８は、不正符号状態ビツ
トや負符号状態ビツトに応動する。符号が正常の
場合、負符号状態ビツトがマイクロプログラム状
態レジスタ９４に格納される。符号を含むオペラ
ンド２は、同様の方法で処理され、OP２６６
へ格納される。選択装置７０は、符号文字を符号
解読オーバパンチ符号化論理７４へ転送し、そこ
で、不正符号や負符号が解読され、マイクロプロ
グラム状態レジスタ９４に格納される。これによ
り、不正符号が検出された場合、CIPは命令の実
行を中止し、CPU２へ告知する。 10進加算命令は、出力タスク機能コード
（07）₁₆で表示されており、命令レジスタ５６は16
進（2C）₁₆を格納している。10進加算命令の実行
中、オペランド１がオペランド２に加算され、結
果の和は、オペランド２の格納されていたメイン
メモリ４の位置に格納される。 CIP１０は、CPU２が追加制御情報を送りCIP
に10進加算命令を実行する様要求するまで待機す
る。追加制御情報は、オペランド１を記述してい
る３つまでの倍長ワードと、オペランド２を記述
している３つまでの倍長ワードとで構成されてい
る。CPUから受取つた最後の倍長ワードは、機
能コード（IF）₁₆で識別されている出力最終デー
タ記述子である。各オペランドごとの３つの倍長ワードの内最初
の倍長ワードには、メイン・メモリ４中のオペラ
ンドの開始、即ち最も左側（最下位アドレス）で
オペランドを構成しているバイトの実効仮態バイ
ト・アドレスが含まれている。第２の倍長ワード
には、間接データ長が含まれている。第３の倍長
ワードには、データ型、及びメイン・メモリ４か
ら受取つた最初のワード内のオペランドの開始の
位置を特定しているデータ識別子が含まれてい
る。６つの倍長ワードはアドレス制御ユニツト８
２に格納される。命令レジスタ５６の出力は、制御記憶６０中の
１ワードをアドレスし、CIP１０の10進加算命令
の実行は、最下位10進桁を持つオペランド１の下
位ワードに対するメイン・メモリ４のアドレスが
バス１８を介してＣ／MMU１２へ送られること
により、開始する。オペランド１の第１のワード
は、メイン・メモリ４から又はＣ／MMU中のキ
ヤツシユ・メモリ（図示せず）から読取られ、共
通バス１６を介してCIPに転送され、OP１６
４に格納される。同様に、オペランド２の下位ワ
ードがCIP１０で受取られ、データ・スクラツチ
パツド５０やOP２６６に格納される。２つのオペランドの性質（ASC１１文字列か
パツクされているか）及び下位ワード中の最下位
10進桁の計算された位置を記述しているオペラン
ド１や２それぞれのデータ記述子のビツトは、
OP１Ａ８４とOP２Ａ７８にそれぞれ格納され
る。又、オペランド１と２の長さは、記述子オペ
ランド長処理論理８８に格納される。OP１Ａ８
４の出力は選択装置６８に印加され、OP２Ａ７
８の出力は選択装置７０に印加され、１つの10進
桁づつ10進／２進ALU７６で処理するためにOP
１６４やOP１６６からオペランド１やオペ
ランド２の10進桁が転送される時選択するのに使
用される。得られた和の10進桁は、内部バス
（BI）１００を介してALU７６からOP２６６
に転送され、この結果を得るために使用されたオ
ペランド２の10進桁と置換される。OP１Ａ８４
とOP２Ａ７８の動作は、関連出願である米国特
許出願第220220号「10進演算命令を実行するとき
にオペランドの10進数の選択を制御する装置を有
する情報処理装置」、及び米国特許出願第220219
号「データの書込まれるレジスタの部分を選択す
る読取専用メモリを使用する情報処理装置」に記
載されている。 OP１Ａ８４は、下位ワードの転送により、OP
１６４に残つている10進桁の数を監視してい
る。下位ワードからの最後の10進桁がOP１６
４からALU７６へ読出された時、OP１Ａは制御
記憶アドレス論理５８中の分岐論理へ信号を出
し、Ｃ／MMU１２を介してメイン・メモリ４か
らオペランド１の次のワードを取つて来る制御記
憶６０中の命令語をアドレスする。オペランド１
の次のワードのアドレスは、バス１８を介して
Ｃ／MMUへアドレス制御ユニツト８２から送ら
れる。同様に、OP２Ａ７８は制御記憶アドレス論理
５８中の分岐論理に信号を出し、OP２に格納さ
れている演算結果の和のワードを共通バス・イン
ターフエース８０へ転送するフアームウエア・ル
ーチンへ入り込む。ここから、バス１８上のアド
レス制御ユニツト８２からのアドレスにより特定
される位置に、共通バス１６からＣ／MMUを介
してメイン・メモリへ転送される。演算結果の複
写は、データ・スクラツチパツド・ユニツト５０
に格納される。読取サイクルは、バス１８を介し
てアドレス制御ユニツト８２からＣ／MMU１２
へ次のアドレスを送ることにより、オペランド２
の次のワードを読出して始まる。オペランド１やオペランド２からの全ての10進
桁の処理が完了した時記述子オペランド長処理論
理８８は、長い方のオペランドの残りの10進桁に
従つて、演算結果の区域以外の充填を制御する。
初めに、乗算命令実行中、全被乗数であるオペラ
ンド２はメイン・メモリ４からデータ・スクラツ
チパツト・ユニツトへ共通バス・インターフエー
ス８０とBIバス１００を介して転送される。オ
ペランド１の乗数倍長ワードは、OP１６４へ
共通バス・インターフエース８０とBIバス１０
０を介して転送される。最下位乗数桁は、OP１
６４からBIバス１００を介して、乗算レジス
タ／カウンタ５２へ読込まれ、乗算プログラマブ
ル読取専用メモリ（PROM）５４のアドレス入
力端子へ印加される。被乗数の各倍長ワードは
次々とデータ・スクラツチパツド５０からOP１
６４へ転送される。各被乗数桁は、順次、選択
装置６８を介してOP１６４からPROM５４の
残りのアドレス入力端子に印加され、部分積桁を
生成する。各部分積桁は、選択装置６８を介して
ALU７６に印加され、ここでOP２６６中に格
納されている対応する10進桁へ加算され、得られ
た結果の部分積はOP２６６へ戻され格納され
る。次の乗数桁が乗算レジスタ／カウンタ５２へ読
込まれ、出力がPROM５４へ印加される。再度、
各被乗数オペランドは順次PROM５４に印加さ
れ、部分積桁は選択装置６８を介してALU７６
へ印加され、ここでOP２６６に格納されてい
た選択された部分積桁へ加算される。ここで、又
OP２Ａ７８はALU７６へ印加すべき積分積桁を
選択する様に選択装置７０を制御する。ALU７
６から得られた部分積は、OP２６６へBIバス
１００を介して再度格納される。データ・スクラツチパツド・ユニツト５０に格
納されている全ての被乗数桁が、乗算レジスタ／
カウンタ５２の出力の最上位乗数10進桁と共に
PROM５４のアドレス入力端子へ印加され終つ
た時に、データ・スクラツチパツド・ユニツト５
０には乗算の積が含まれている。この積は、OP
２６６、共通バス・データ．インターフエース
８０、及び共通バス１６を介してメイン・メモリ
４へ書込まれる。 10進除算命令は、Ｃ／MMU１２から共通バス
１６を介して共通バス・データ・インターフエー
ス８０に、被除数と除数とを、データ・スクラツ
チパツド・ユニツト５０に格納するために受取る
ことにより実行される。除数の部分は順次OP１
６４へ格納され、被除数／部分剰余の部分は順
次OP２６６へ格納される。CIP１０は、10進
除算命令を、一連の連続した引算と、成功した引
算の回数をALQRレジスタ／カウンタ７２で計
算することにより、実行する。成功した引算と
は、引いた結果が正数になることである。 OP１６４中の除数は、ALU７６に選択装置
を通じて、10進桁ごとに、最小位10進桁を先頭に
印加される。OP２６６中の被除数は、ALU７
６へ選択装置７０を通じて10進桁ごとに印加され
る。OP２Ａ７８は選択装置７０を制御し、OP１
中の除数の最上位10進桁が被除数の最上位10進桁
と、引算動作のためそろう様に、OP２６６か
ら10進桁を選択する。10進除算命令の動作の一部
分は、関連出願である米国特許出願第219638号
「10進除算演算をサポートする桁上げ装置を有す
る情報処理装置」に、記載されている。 ALU７６の出力は、OP２６６にBIバス１０
０を介して格納され、ALQR７２の内容は、上
位10進桁と除数との引算の結果が正数の場合に
は、１つ増加する。OP１６４中の除数が、OP
２６６に格納されている演算結果から再度差引
かれ、ALQR７２の内容は、引算の結果が正数
の場合、再び１つ増加する。引算の結果が負数の場合、OP１６４に格納
されている除数がOP２６６に加算され、商の
１桁分が格納されているALQRの内容はスラツ
チパツド・ユニツト５０へ転送されている。OP
２６６とデータ・スクラツチパツド・ユニツト
５０は、この時、最後に成功した引算の結果を上
位10進桁に格納しており、残りの10進桁は被除数
の元の下位10進桁のままである。除数が、前に行つた一連の引算より１桁分右側
の位置の被除数から引算され、次の商の１桁が展
開される。引算動作が上記の様に繰返され、引算
の結果が正の場合ごとにALQR７２は１つづつ
増加する。データ・スクラツチパツド・ユニツト５０に格
納されている最初の商の桁は、BIバス１００を
介してOP２６６へ転送される。第２の商の桁
を格納しているALQR７２の内容は、OP２６
６へ選択装置６８、ALU７６、及び内部バス１
００を介して転送され、そこで、データ・スクラ
ツチパツド・ユニツトへ格納するために最初の商
の桁へ付加される。部分被除数は、データ・スク
ラツチパツド・ユニツト５０からOP２６６へ
戻される。除数のシフト動作と引続く引算動作は、除数の
最小位の10進桁と被除数の最小位10進桁とがそろ
つた時の商の桁が計算されるまで、繰返えされ
る。ALQR７２からの最小位の商の10進桁は、
データ・スクラツチパツド・ユニツト５０中の残
りの商と一緒にされ、そして、OP２６６に、
現在格納されている剰余の部分は、データ・スク
ラツチパツド・ユニツト５０へBIバスを介して
格納される。データ・スクラツチパツド・ユニツ
ト５０の商と剰余は、その後、メイン・メモリ４
へ格納される。 CIP表示レジスタ９０は、制御信号によりセツ
トされ、CIP１０の状態を表示する。レジスタ９
０は、10進動作中、受取るフイールドが演算結果
の全ての有効桁を格納できないこと、或いは０に
よる除算が検出された場合に、セツトされるオー
バーフロー表示を含んでいる。切断表示は、英数
字動作中、受取るフイールドが演算結果の全ての
文字を含んでいない場合にセツトされる。符号誤
り表示は、10進動作中、負の演算結果が符号なし
フイールドに格納された場合、セツトされる。大
表示は、ある10進や英数字命令の実行中、10進数
動作時に演算結果が０より大きい場合、或いは、
10進又は算術比較時にオペランド１がオペランド
２より大きい場合に、セツトされる。小表示は、
ある10進や英数字命令を実行中、10進算術動作時
に演算結果が０より小さい場合、或いは、10進又
は英数字比較時にオペランド１がオペランド２よ
り小さい場合に、セツトされる。CIPモード・レ
ジスタ９２は、オーバーフローや切断の状態が起
きた時、CIP１０やCPU２がとるべき特別の動作
を表示するオーバーフロー・トラツプ・マスクと
切断トラツプ・マスクを格納している。システム・クロツク論理８６には、CIP１０の
全てのレジスタと全てのテスト・フリツプフロツ
プや制御フリツプフロツプをトリガし、レジスタ
に格納した後安定とし、ローカル・バス・サイク
ルの開始許可後、アドレス、データ、制御、及び
パリテイが有効であることを示すクロツク信号を
供給する160ナノ秒４相クロツク回路が含まれて
いる。その上、システム・クロツク論理８６は、
CIP１０のある機能を完了するのに余分の時間が
必要な場合に、１時停止する。システム・クロツ
ク論理８６は、CIP１０の使用不可をCPU２へ知
らせるビジー信号を共通バス１６上に生成し、
CIP１０へのデータが共通バス８上にあることを
CIP１０へ知らせる、Ｃ／MMU１２のバスから
のDCN信号を受取り、共通バス１６の使用要求
を発生し、Ｃ／MMU１２からの許可を待つ。マイクロプログラム状態レジスタ９４は、オペ
ランド符号情報を格納するほか、10進数命令の実
行中オバーフローが検出されたか、オーバパンチ
された符号のエンコードやデコード動作で要求さ
れているか、そして、いつ10進加算動作が完了し
たかを示す情報をも格納している。第３図を参照すると、データ・スクラツチ・パ
ツド・ユニツト５０は、レジスタ・フアイルＤ
（RFD）５０―１、レジスタ／カウンタ（AA）
５０―２、レジスタ／カウンタ（AB）５０―３
そして、MUX５０―４で構成されている。RFD
５０―１は、16の32ビツト倍長ワードを格納する
様に構成された８個の４ビツト・ランダム・アク
セス・メモリを有している。RFD５０―１は、
信号RFDAA０―３＋、MUX５０―４、そして
信号RFDAD０―３＋を介してAA５０―２から、
又は、信号RFDAB０―３＋、MUX５０―４、
信号RFDAD０―３を介してAB５０―３からの
双方からアドレスされる。RFD５０―１は、BI
バス１００に信号BIDT００―３１−を介して接
続される。AA５０―２とAB５０―３は、BIバ
ス１００から信号BIDT８―１１＋から入力され
る。10進乗算動作中、AA５０―２はRFD中の被
乗数ワードの位置を格納しており、AB５０―３
は部分積ワードの位置を格納している。識別子オペランド長処理論理８８は、カウンタ
１８８―１、カウンタ２８８―２、そして、
カウンタ３８８―３で構成されており、それぞ
れ、MUX８８―４に信号CTR１０―３＋、
CTR２０―３＋、そしてCTR３０―３＋を
介して接続されており、又、MUX８８―５に信
号CTR１４―７＋、CTR２４―７＋、そし
てCTR３４―７＋を介してそれぞれ接続され
ている。信号RD１６―１９＋はMUX８８―４
に印加され、信号RD２０―２３＋はMUX８８
―５に印加され、BIバス１００上へ種々の内容
を供給している。MUX８８―４の出力信号
CTKT０―３＋は対応する信号CTBI０―３＋へ
接続されている。MUX８８―５の出力信号
CTKT４―７＋は対応する信号CTBI４―７＋へ
接続されている。信号CTBI４―７＋は、MUX
７６―１１を介して、BIバス１００の信号BIDT
０―３＋、BIDT８―１１＋、BIDT１６―１９
＋そしてBIDT２４―２７＋にそれぞれ接続され
ている。信号CTBI４―７＋は、MUX７６―１
１を介して、BIバス１００の信号BIDT４―７
＋、BIDT１２―１５＋、BIDT２０―２３＋そ
してBIDT２８―３１＋にそれぞれ接続されてい
る。カウンタ１８８―１、カウンタ２８８―
２、そしてカウンタ３８８―３は、信号BIDT
１６―２３＋を介してBIバス１００から入力さ
れる。10進乗算動作のある期間中、カウンタ１
８８―１はオペランド１中の10進桁の数を格納し
ており、カウンタ２８８―２はオペランド２中
の10進桁の数を格納している。10進乗算動作の他
の期間中、カウンタ１８１とカウンタ２８８
―２は、乗数レジスタ（MIER）５２の格納され
ている乗数桁に対応して乗数PROM５４へ印加
するべき残りの被乗数10進桁数を格納している。
カウンタ８８―３は、処理すべき残りの乗数10進
桁数、又は被乗数の実効長を格納している。 10進２進ALU７６は、10進算術演算を処理す
る４ビツト算術論理ユニツト（ALU１）、及び英
数字演算や、２進10進変換とか10進２進変換のよ
うなコード変換を行う４ビツト算術論理ユニツト
（ALU２）で構成されている。ALU１の出力信
号ALUDG０―３＋は、MUX７６―８、MUX
７６―９、10進訂正ユニツト７６―７へ印加され
る。10進訂正ユニツト７６―７からの出力信号
ALXS６０，６１＋とALUDG２―はMUX７６
―８と７６―９に印加される。MUX７６―８の
出力信号CTBI０―３＋とMUX７６―９の出力
信号CTBI４―７＋は前述の様にMUX７６―１
１へ印加される。MUX５０―４の出力信号
RFDAD０―３＋はMUX７６―１１へ印加され
る。RFD５０―１とOP１６４の出力信号の
OPIX００―３１は、OP２６６からの出力信
号OP２Ｄ００―３１＋と同様に、MUX７６―
１１へ印加される。OP１Ａ８４とOP２Ａ７８の
出力信号である、信号OP１AD０―２＋、OP１
TYP＋、OP２AD０―２＋、及びOP２TYP＋
は、MUX７６―１１に印加され、MUX７６―
１１の出力に信号BIDT１２―１５＋として表わ
れる。MUX７６―１１に印加されているもの
に、ALQR７２からの信号ALQR＋とMIER５２
からの信号MIER＋があり、MUX７６―１１の
出力に信号BIDT２８―３１＋とBIDT２０―２
３＋として表われる。 ALU２７６―３の出力である信号ALUZN
０―３＋はMUX７６―１０へ印加される。又、
16進３がMUX７６―１０に印加され、その出力
信号ALZON０―３＋はMUX７６―１１へ印加
される。レジスタ・フアイルＣ（RFC）８２―１はBIバ
ス１００へ接続されている。BIバス１００の選
択された信号であるBIDT００―３１＋は、RFC
８２―１の位置Ａ、０―２３へ格納される。入力
ビツト位置を選択する論理は、本発明に関係がな
いので図示されていない。RFC８２―１からの
出力信号RFC Ａ、０―２３はMUX７６―１１
に印加され、BIバス１００上に信号BIDT７―３
１＋として表われる。１位キヤリ７６―５と10位
キヤリ７６―６はMUX７６―４を介してALU７
６―２へ接続されている。10進乗算動作中、１位
キヤリ７６は、乗算PROM５４が１位の10進桁
を発生した時に動作し、10位キヤリ７６―６は、
乗算PROM５４が10位の10進桁を発生した時に
動作する。キヤリ動作は、同時関連出願である米
国特許出願第219810号「10進乗算演算をサポート
する１の位の桁上げおよび10の位の桁上げ装置を
使用する情報処理装置」に記載されている。 10進乗算動作中、部分積の倍長ワードはOP２
６６に格納され、被乗数の倍長ワードはOP１
６４に格納される。OP２６６の出力信号OP
２Ｄ００―３１＋は選択装置７０へ印加され
る。OP２Ａ７８の出力信号OP２AD０―２＋と
OP２Ａ TYPは選択装置を作動させ、選択した
10進桁をALU１７６―２の端子Ａへ信号AL２
DG０＋を介して転送する。OP１Ａ８４の出力信
号OP１AD０―２＋とOP１TYP＋は選択装置６
８を作動させ、信号OP１Ｘ００―３１＋を介し
て受取り、選択した被乗数桁を乗算PROM５４
へ信号OP１DG０―３＋を介して転送する。乗算
PROM５４の出力である信号MULDG０―３＋
は、ALU１７６―２の端子Ｂへ信号AL１DG
０―３＋として印加される。和は、OP２６６
へ選択された部分積桁の位置に、MUX７６―８
か７６―９とMUX７６―１１を介してBIバスを
通じて、戻す様に転送される。 MUX６８―１は、ALQR７２の出力である信
号ALQR０―３＋、又は、選択装置６８―２の
出力である信号OP１DG０―３＋をALU１７６
―２の端子Ｂへ、信号OP１QD０―３＋とAL１
DG０―３＋を介して転送する。通常、OP１６
４中かRFD５０―１中のオペランド１の10進桁、
及びOP２６６中のオペランド２の10進桁は、
ALU７６―２中で結合され、又、ALQRの内容
が、除算動作中、OP２６６中の選択された10
進桁位置と結合される。アドレス制御ユニツト８２のRFC８２―１は、
命令と、オペランドの性質を示しているデータ識
別子を格納している。RFC８２―１は、６個の
４ビツト・ランダム・アクセス・メモリと７番目
のランダム・アクセス・メモリのＬ部分を使用
し、16の25ビツト・ワードのメモリとして構成さ
れている。RFC８２―１のある位置は、AA５０
―２、AB５０３、カウンタ１８８―１、カウ
ンタ２８８―２、及びカウンタ３８８―３を
含む様様なレジスタ／カウンタの内容を１時的に
格納するスクラツチパツド・メモリとして使用さ
れる。 10進訂正７６―７は、算術演算中動作してい
る。BCDコードの10進桁は、まず初め、選択装
置７０中のOP２６６の選択された桁を修正し、
その２進値を６だけ（６過剰コード）増加させ
る。修正されたOP２６６の桁（信号AL２DG
０―３＋として表われる）が、修正されていない
OP１６４からの選択された桁に、２進ALU１
７６―２により加算される場合、ALU１７
６―２からのキヤリは、10進キヤリと等価であ
る。キヤリ出力が確立した場合、その時は、信号
ALUDG０―３＋上に表われたALU１７６―
２の出力は、和の正確なBCD表現である。キヤ
リ出力が確立しない場合、その時は、ALUDG０
―３＋は、和の過剰６表現であり、10進訂正論理
が、この和を６だけ減少させ、正しいBCD表現
である。第４図を参照すると、乗算PROM５４は、読
取専用メモリ（PROM）５４―１と、PROM５
４―１を信号MULENB―を介して作動させる負
論理ORゲート５４―２で構成されている。
PROM５４―１は、512の10進桁、即ち、256の
１位の10進桁及び256の10位の10進桁を格納する
能力がある。乗算レジスタ５２は、レジスタ／カウンタ５２
―１、負論理ORゲート５２―３及び否定ANDゲ
ート５２―２で構成されている。レジスタ／カウ
ンタ５２―１は、最小位乗数桁から最上位乗数桁
まで順次各乗数桁を格納する。レジスタ／カウン
タ５２―１は、又、10進乗算動作のセツトアツプ
期間中、CIP１０によりカウンタとして使用さ
れ、CIP１０へ転送される前にメイン・メモリ４
中に残つている被乗数倍数ワード数の計数値を格
納している。選択装置６８―２のMUX６８―１
が含まれている。選択装置６８は、選択した被乗
数桁を信号OP１DG０―３＋を介してPROM５
４―１の８，４，２及び１のアドレス入力端子に
印加される。レジスタ／カウンタ５２―１は、乗
数桁を信号線MIER０―３＋を介してPROM５
４の１２８，６４，３２及び１６のアドレス入力
端子に印加される。PROM５４―１が信号
MULENB―の論理０及び信号MULUNT―の論
理０により作動される時、積の１位が出力信号
MULDG０―３＋に表われる。PROM５４―１
が作動し、信号MULUNT―が論理１の時、積
の10位が出力信号MULDG０―３＋に表われる。信号MULUNT―が論理０に対するブール代
数式は： MULUNT＝〔（０８・０９・１０・１１）＋１６＋１７＋１８＋１９）（RD４６・４７・４８・４９）〕である。負論理ORゲート５４―２に印加されている10
位被乗数信号MULTNS―か１位被乗数信号
MULUNT―が論理０であれば、信号MULENB
―を論理０とし、PROM５４―１を作動させる。 MULTNS―論理０に対するブール代数式は： MULTNS―＝〔（０８・０９・１
０・１１）＋１６＋１７＋１８＋１９）（RD４６・４７・４８・ RD４９）〕である。負論理ORゲート５４―２に印加されている10
位被乗数信号MUTNS―か１位被乗数信号
MULUNT―が論理０であれば、信号MULENB
―を論理０とし、PROM５４―１を作動させる。 MULTNS―の論理０に対するブール代数式
は： MULTNS―＝〔（０８・０９・１
０・１１）＋１６＋１７＋１８＋１９）（RD４６・４７・４８・ RD４９）〕である。レジスタ／カウンタ５２―１は、CIP１０が10
進乗算命令を実行する様に条件づけられている
時、メイン・メモリ４中に残つている被乗数の倍
長ワードの数を記憶するカウンタとして作動す
る。レジスタ／カウンタ５２―１は、論理信号
DCMIER―が論理０で、NORゲートの出力であ
る作動信号MIERCT―を論理０とし、−１端子を
作動させる時に、CLOCK２―時で１だけ減少す
る。信号DCMIERの論理０に対するブール代数式
は： DCMIER―＝〔（RD０８＋RD０９＋RD１０＋ RD１１）（RD１６・１７・RD１８・１９）〕である。レジスタ／カウンタ５２―１が16進０まで減少
された時、信号MIERE０＋が論理１となり、こ
れにより、メインメモリ４からの乗数倍長ワード
の転数が次の転数により終了することを、制御記
憶アドレス論理５８へ知らせる。レジスタ／カウンタ５２―１は、信号
MIERLD―が論理０の時に、倍長ワードの数と
各乗数16進桁を順次BIバスよりCLOCK―時に入
力する。信号MIERD―はレジスタ／カウンタ５
２―１のロード端子へ印加される。信号MIERLD―の論理０に対するブール代数
式は： MIERD―＝〔（０８・０９・１０・１１）＋１６＋１７＋１８＋１９）（RD４６・４７・RD４８・ RD４９）〕である。乗数桁が16進０となると、信号MIER０＋が論
理１となり、これにより、制御記憶アドレス論理
５８に対し、レジスタ／カウンタ５２―１へ次の
乗数16進桁を持つて来る様に信号する。インバータ５４―３の出力である作動信号
MULENB＋が論理１のとき、MUX６８―１は
信号OP１QD０―３＋に対して高インピーダンス
となる。信号MULENB―が論理０であるので、
PROM５４―１は作動し、出力信号MULDG０
―３＋は信号線AL１DG０＋に表われる。レジ
スタ／カウンタ５２―１の入力期間中、16進桁
は、第２図中の、OP１６４から、選択装置６
８、MUX７６―１、ALU１７６―２、MUX
７６―９、MUX７６―１１、そしてBIバス１０
０の信号BIDT２０―２３＋へ転送される。第４図を参照すると、出力信号のOP１DG０―
３＋はMUX７６―１の端子１へ印加される。出
力信号OP１QD０―３＋は、ALU１７６―２
の端子Ｂへ信号AL１DG０―３＋を介して印加
される。信号AQRSEL―は論理１であり、信号
MULENB＋は論理０である。 AQRSEL―の論理１に対するブール代数式
は： AQRSEL―＝〔（RD０８＋RD０９＋RD１０＋ RD１１）（RD１６・RD１８・RD１９）〕である。 ALQR７２の信号ALQR０―３＋はMUX７６
―１の端子０へ印加される。一連の動作は、第２図の制御記憶データ・レジ
スタ６２から出力信号RD００―６７＋により制
御されていることに注意すべきである。ブール代
数式で表現されている制御信号は、制御記憶デコ
ード論理６１からの出力信号である。（ブール代
数表現〔RD０８・（０９＋RD１０）〕は、信
号RD０８が論理１であり、かつ、信号RD０９
とRD１０の片方又は両方がそれぞれ論理０と論
理１であるとき、出力が論理１となることを示し
ている。）レジスタ／カウンタ５２―１は、７４Ｓ１６９
論理回路であり、MUX７６―１は、７４Ｓ２５
７論理回路であり、“設計技術者のためのTTLデ
ータ・ブツク”（第２版コピーライト1976，テ
キサス・インストルメント社発行）に記載され
ている。 PROM５４―１は５６２４論理回路であり、
“インターシル半導体製品カタログ”（インターシ
ル社 1974年３月発行）に記載されている。本発明を次の様な例で説明する。被乗数が
009876543210＋であり、乗数が78＋とする。被乗
数と乗数の積は770370370380＋である。第５図を参照すると、例のオペランド１に対し
ては、乗数はメイン・メモリ４のワード・アドレ
ス位置16進0502と0503に格納される。２つの乗数
桁は、バイト・アドレス位置１進0A05と0A06に
格納される。バイト・アドレスは、左側のバイト
をアドレスするときは、ワード・アドレスの右側
に２進０を付加することにより、そして、ワード
の右側のバイトをアドレスするときは、ワード・
アドレスの右側に２進１を付加することにより生
成する。オペランド２、即ち被乗数は、メイン・メモリ
４のワード位置16進850から856に、言い換える
と、バイト位置16進10A0から10ACに格納されて
いる。この例では、被乗数はアスキー数字として
格納されていることに注意すべきである。 10進演算コード16進0029が、メイン・メモリ中
の位置16進1000に格納されている。オペランド
１、即ち乗数は、第６図に示す様に、位置16進
1001に格納されている、データ識別子１の16進
E381で定義されている。データ識別子１は、オ
ペランド１が、CPU２のレジスタＢ１（図示さ
れていない。16進500を格納していると仮定して
いる。）の内容を、メイン・メモリの位置16進
1002に格納されているデイスプレイスメント16進
0002へ加算することで作成されたメイン・メモリ
の位置16進502から開始していることを示してい
る。オペランド２、即ち被乗数は、メイン・メモ
リの位置16進1003に格納されているデータ識別子
２の16進6D01により定義されている。データ識
別子２は、CP２のレジスタＢ１（図示せず）の
内容に、位置1004に格納されているデイスプレイ
スメント16進350を加算することによつてCPU２
中に生成される位置16進850から、オペランド２
が開始することを示している。 CPU２の制御により、位置16進1000から1004
の内容より得られた情報は、CIP１０へ転送さ
れ、RFC８２―１の位置へ格納される。機能コ
ードは、CPU２から転送され、第２図の機能コ
ード・レジスタ９６へ格納される。機能コード16
進07は、メイン・メモリ４から受取る倍長ワード
を命令ワードであると定義し、機能コード09は実
効バイト・アドレスであると、機能コード0Fは
データ識別子であると、機能コード1Fは最後の
データ識別子であると、それぞれ定義している。
CPU２のレジスタＢ１（図示せず）からのベー
ス・アドレス16進500は、CPU２中でデイスプレ
イスメントより修正され、実効バイトアドレスを
生成していることを留意すべきである。第６図を参照すると、データ識別子はオペラン
ドの性質を定義している。データ識別子は16の２
進ビツトで構成され、通常４つの16進桁で表現さ
れている。例として、オペランド１は、パツク化10進、即
ち１バイト毎に２つの10進桁を含む様に選択さ
れ、オペランド２は、文字列10進、即ち１バイト
毎に１つのアスキー文字を含む様に選択されてい
る。ビツト位置８は、オペランド１がパツク化10
進桁を含み、オペランド２はアスキー文字を含ん
でいることを示している。各ワードは、２バイト位置を含んでる。データ
識別子のビツト位置０と１は、オペランド１にお
ける最初の文字のワード中の位置を示している。
ここで、２進ビツト０が２進１のとき、最初の文
字がワードの右側のバイト中にあることを示して
おり、２進ビツト１が２進１のとき、最初の文字
がバイトの右側の位置にあることを示している。
第５図を参照すると、オペランド１の16進桁７
は、ワード・アドレス16進502（バイト・アドレス
16進A05）の４番目の位置にある。データ識別子２のビツト位置０が２進０のと
き、最初の文字が、左側のバイト位置、即ちワー
ド・アドレス位置16進850のバイト・アドレス位
置16進10A0にあることを示している。データ識別子１のビツト位置２が２進１である
とき、そして、データ識別子２のビツト位置１と
２が２進１のときは、オペランド双方が後尾符号
を有していることを示している。ビツト位３から７は、オペランド１が３つの４
ビツト文字長であり、オペランド２が13の８ビツ
ト文字長であることを示している。ビツト位置９から１５は、最初の文字を含んで
いるメイン・メモリ４中のワード・アドレス位置
を計算する方法を示している。ビツト位置１５が
２進１であり、ビツト位置９から１４が２進０で
あるとき、CPU２は、識別子の次にあるワード
からのデイスプレイスメント（第５図）をCPU
２のベース・レジスタ１（図示せず）の内容、即
ち16進500に加算し、オペランド１と２が、それ
ぞれ、ワード・アドレス16進502と850から開始す
ることを示している。第７図は、信号RD００―６７＋の組合せによ
り制御されている特別の論理ブロツクで実行され
る機能を示している。第８図は、例の乗算の実行
中における細かいステツプの後のレジスタやカウ
ンタの内容を示している。被乗数は、RFD５０―１の位置16進Ｄ，Ｅ，
Ｆそして０に格納され、位置16進１から８は、部
分積を格納する準備のため16進０へクリヤされて
いる。まず最初に、乗数倍長ワードXXX７８BXX
が、共通バス・データ・インターフエース８０中
のINRレジスタ（図示せず）により受取られ、
OP１６４へ転送される。乗数倍長ワードは、
INRレジスタ中に10進乗算演算のために残つて
いる。 DML１００において、１位キヤリ７６―５と
10位キヤリが２進０へクリヤされる。レジスタ／
カウンタAB５０―３は、積の最小位桁のRFD５
０―１中のアドレスである16進８を入力してい
る。OP２Ａ７８は、積の符号文字の位置である
OP２６６のビツト位置２８―３１を指してい
る16進Ｆを入力している。 DML１０２において、OP１Ａ８４は、乗数の
桁“８”を格納しているOP１６４のビツト位
置１６―１９を指す16進Ｃを入力している。 DML１０５において、桁８は、第４図のレジ
スタ／カウンタ５２―１へ転送され、そして、
OP１Ａ８４は16進Ｂに減少し、OP１６４の乗
数桁７を指す様になる。OP２Ａは、積の最小位
数桁の位置である16進Ｅに減少する。 DML１１０において、次の乗数桁の位置であ
るOP１Ａ８４の内容の16進Ｂは、RFC８２―１
に格納され、カウンタ１８８―１は16進00に減
少する。レジスタ／カウンタ５２―１に格納され
ている乗数桁が、この例で仮定した様な16進８で
はなく０の場合、その時は、論理はDML１０５
へ分岐し、次の乗数桁をOP１６４からレジス
タ／カウンタ５２―１へ転送し、OP２Ａを減少
させて部分積開始ポイントを１桁左へシフトす
る。（他の乗算制御ワード（図示せず）は、OP１
Ａ８４が折返し点を通過する場合、乗数の追加の
倍長ワードを読取り、OP２Ａ７８が折返し点を
通過する場合、ABを減少させる。） DML２００において、AB５０―３の内容で
ある16進８、そして、OP２A78の内容である16
進Ｅは、後で取戻すために、１時的にRFC８２
―１中に格納される。カウンタ３８８―３は、
MIERに転送するために残つている乗数桁の数を
示す様に増加する。 DML２０５において、AA５０―２は、被乗
数の最小位倍長ワードである33323130のRFD５
０―１中のアドレス１６進Ｆを入力する。OP１
Ａ８４は、前にRFC８２―１中に格納した16進
７を入力する。OP１Ａ８４中の16進７は、OP１
中の最小位の16進30を指している。 DML２１０において、RFDの位置16進Ｆの内
容である33323130はOP１６４へ転送される。
AA５０―２は、RFD５０―１の次の倍長ワード
のアドレスである16進Ｅに減少する。 DML２２０では、RFDのマドレス16進８の内
容である16進00000000はOP２６６へ転送され、
OP２６６をクリヤする。 DML２２５では、被乗数の有効桁の数の計数
値である16進09が、RFC８２―１からカウンタ
１８８―１とカウンタ２８８２へ転送され
る。１位キヤリと10位キヤリは、クリヤされる。部分類の展開が、DML２３０とDML２３５で
実行される。DML２３０では、PROM５４―１
からの１位の部分積が、OP２Ａ７８に格納され
ている位置が示すOP２中の桁に加算され、和が
OP２６６中のこの位置へ戻される。１位キヤ
リがセツトされている場合は、２進１が、第３図
の信号中のキヤリを介して、ALU１７６の加
算サイクル期間中に加算される。キヤリ・アウト
がある場合は、１位キヤリ７６―５はセツトされ
る。OP２Ａは、OP２６６中の次位の部分積を
指す様に減少する。 DML２３５では、PROM５４―１からの10位
の部分積が、OP２Ａ７８に格納されている位置
（DML２３０の時より１少ない）が示すOP２
６６中の桁に加算され、和はOP２６６中のこ
の位置へ戻される。10位キヤリ７６―６がセツト
されている場合、２進１は、第３図の信号中のキ
ヤリを介してALU１７６―２の加算サイクル期
間中に加算される。キヤリが演算の結果生じた場
合は、10位キヤリがセツトされる。10位の部分積
桁は、１位の部分積の桁の次に展開されるが、
OP２Ａ７８は同じOP２６６の桁を示してい
ることに注意すべきである。 DML２３５において、OP１Ａ８４が２進0001
から２進（０）111に減少したときは、OP１６
４中の被乗数の最後の桁を処理していることを示
している。DML２３５で、10位桁の処理後、カ
ウンタ１８８―１がテストされる。カウンタ１
８８―１が16進00に等しくなく、被乗数の桁がま
だRFD５０―１中に格納されており、OP１６
４中の最後の桁を処理中であることを示している
場合、DML２５０へ分岐し、次の倍長ワード
37363534がRFD５０―１の位置16進ＥからOP１
６４へ移転する。被乗数が文字列10進形式であ
るので、OP１Ａ８４は２づつ減少する。２進
（０）001から２を引算すると、OP１TYPビツト
が増加や減少の計算に関係しないため、２進
（０）111となる。被乗数がパツク化10進数であつ
た場合には、OP１Ａ８４は１づつ減少すること
になる。OP１Ａ８４は16進８を含み、パツク化
10進であり、OP１Ａ６４の高位桁を示している。
再度１を引くと、(1)111即ち16進Ｆが得られる。
このことは、関連出願である米国特許出願220220
号“10進演算命令の実行するときにオペランドの
10進数選択を制御する装置を有する情報処理装
置”及び米国特許出願220219号“データが書き込
まれるレジスタの部分を選択する読取専用メモリ
を使用する情報処理装置”に詳細に記載されてい
る。 DML２３０の期間中、OP２Ａ７８の内容が２
進X000で、常にパツク化10進形式である部分積
がOP２６６を一杯にしていることを示してい
るか調べている。DML２３０が実行された後、
DML２４０へ分岐し、部分積16進23456800が、
RFD５０―１の位置16進８へ移転し、AA５０―
２は16進７へ減少する。DML２４５では、位置
16進７の内容である16進00000000がOP２６６
へ転送され、DML２３５へ分岐し、乗数桁８を
使用して部分積の展開が続行する。 OP１Ａが２進0001から減少したとき、DML２
５０への分岐が再び起り、被乗数の最後の倍長ワ
ードである16進30303938が、RFD５０―１の位
置16進ＤからOP１６４へ転送される。DML２
３０へ分岐し、乗数桁８に対する部分積の展開が
続行する。 DML２３５の間、カウンタ１８８―１が16
進00で、全ての被乗数桁が処理されたことを示し
ているか調べて、DML２５５へ分岐し、１位キ
ヤリ７６―５がセツトされている場合、最後の１
位キヤリがOP２６６へ加算される。 DML２６０では、OP２６６中の部分積が
RFD５０―１の位置16進７へ転送される。 DML２６５では、乗数倍長ワード
XXX78BXXが共通バス・インターフエース８０
からOP１６４中へ戻され、カウンタ３８８
―３が最後の乗数桁が処理されたことを示す16進
00に減少する。 DML２７０では、カウンタ３８８―３の内
容である16進00がカウンタ１８８―１へ転送さ
れ、DML１００への分岐が起り、上記演算が乗
数桁７に対して繰り返される。（使用される最初
の部分積桁は、乗数桁８に対して使用された最初
の部分積桁より１桁左側へシフトしていること
に、注意すべきである。）ここで、DML２５５が実行され、カウンタ３
８８―３の内容が調べられ、全ての乗数桁が処
理されたので、全ての乗数が完了したことを示す
16進00を示していることが分る。 DML２９５への分岐が起り、ここで、OP２
６６に格納されている部分積が位置16進７へ転送
され、DML３００が積をメイン・メモリ４へ書
込むルーチンとして呼び出される。記述子（データデスクリプタ）はオペランドの
特性を規定する。第５図は10進乗算命令の第１オ
ペランドすなわち乗数、および第２オペランドす
なわち被乗数を期定するデータデスクリプタを含
む。第６図はデータデスクリプタビツトにより実
行される機能を表わしたものである。データデスクリプタはメイン・メモリ４から
CIP１０に入力され、RFC８２―１の８ビツト目
から23ビツト目までに書込まれる。RFC８２―
１の出力である信号Ａ―２３＋はMUX７６―１
１に印加され、選択されると第３図のBIバス１
００信号BIDT０７―３１＋に印加される。第９図に関して説明する。データデスクリプタ
が処理されている間、DSCRレジスタ８８―３５
はそのとき処理されているデータデスクリプタの
コピーを記憶する。データデスクリプタの８ビツ
ト目（第６図）およびのDSCR８８―３５は２進
値“１”である場合にはオペランドをパツク化10
進として識別し、２進値“０”である場合には
ASCIIとして識別する。DSCR８８―３５は０ビ
ツト目と１ビツト目に、パツク化10進オペランド
の場合は上位語中の上位桁を、またASCIIオペラ
ンドの場合には上位語中の上位バイトをさらに記
憶する。

【表】表１はデータデスクリプタのビツト位置０，１
および８からわかるオペランドの特性を示す。データデスクリプタの３ビツト目から７ビツト
目までは、オペランドの長さ、すなわち符号キヤ
ラクタを含むオペランドのキヤラクタ数を記憶す
る。この値は０でなければカウンタ３８８―３
０および８８―３１に転送される。０である場合
には、CPU２レジスタ内の値がCIP１０に送ら
れ、この値は最終的にはカウンタ３に書込まれ
る。３ビツト目から７ビツト目まではRFC８２
―１の11ビツト目から15ビツト目までに書込ま
れ、信号RFC１１―１５＋を介してMUX７６―
１１に転送されて、BIバス１００に信号BIDT１
９―２３＋として現われ、カウンタ３８８―３
０および８８―３１に入力される。 DSCR８８―３５の出力である信号DSCR０
０，０１並びにカウンタ３８８−３０および８
８―３１の出力である信号CTR３０３―０７
＋は、桁オフセツト用PROM８８―３２および
アドレス変位用PROM８８―３３に印加される。
PROM８８―３２および８８―３３の内容を
各々第１１図および第１０図に示す。 DSCR８８―３５は制御ストア復号論理６１か
らの信号ARFBIC―の制御を受けてロードされ
る。論理値“１”の信号LCT４BT―はANDゲ
ート８８―３６に印加される。出力信号CTRLB
３＋はカウンタ３８８―３１内にロードされ
る。負論理ORゲート８８―３７に印加される論
理値“０”の信号LCT５BT―により出力信号
LCT４５Ｂ―は強制的に論理値“０”となり、
ANDゲート８８―３８，８８―３９および８８
―４０に夫々印加される信号１６―１８＋をマス
キングする。このため、信号CTRLB０―２＋強
制的に論理値“０”にされるので、制御領域（ビ
ツト０，１および２）が長さから取除かれる。第１０図はPROM８８―３３の２進ビツトの
配置を示す。２進値“０”の信号DSCR０８＋は
オペランドを10進ストリングとして識別する。す
なわち、第５図に示すように一語につき８ビツト
のバイトが２つあることになる。信号CRT３
０３―０７＋は符号を含むオペランドのキヤラク
タの長さを識別する。２進値“０”である信号
DSCR００＋は（語の左バイトに上位キヤラクタ
が書込まれているとき）ゼロのオフセツトを表示
する。出力信号OPDSP０―３＋は、オペランド
の少なくとも一部が書込まれているメイン・メモ
リ４内の二重語の数より小さい数である値を常に
表示している。たとえば、ゼロオフセツト内に13
の10進数がある10進ストリングオペランドでは
PROM８８―３３の出力信号OPDSP０―３＋
は、オペランドがメイン・メモリ４内の４つの二
重語に書込まれていることを表示する16進数
“３”を表示する。さらに、この16進数“３”を
RFC８２―１内に書込まれている実効アドレス
と組合わせてオペランドの最下位語または最下位
二重語のメイン・メモリ４のアドレスを計算して
も良い。（CIP１０は任意の語（シングル・リー
ド、単一読出し）または任意の語境界で始算する
二重語（ダブル・リード、二重読出し）をCIP１
０へ転送することをＣ／MMU１２を介して要求
しても良い。） 10進ストリングオペランドのオフセツトが２進
値“１”である信号DSCR００＋により表示され
るようなものであれば、すなわち上位キヤラクタ
が語の右バイトにあれば、信号CTR３０３―
０５＋は出力信号OPDSP１―３＋と等しい。信
号CTR３０３―０７＋により表示されるよう
な13キヤラクタの長さについては、２進構成は
01101であり、出力信号OPDSP０―３＋は16進数
“３”（0011）となる。（これは、第５図の第２オ
ペランドが右へ１バイト桁送りされた場合であ
る。） 10進パツクオペランドは２進値“０”の信号
DSCR０８＋により識別される。ここで、オフセ
ツトは信号DSCR００＋およびDSCR０１＋によ
り表示される。長さ16ビツトの10進パツクオペラ
ンドがゼロのオフセツトに対してメイン・メモリ
４内に２つの二重語として書込まれる。従つて、
信号OPDSP０―３＋は16進数“１”であり、こ
の16進数が０から３のオフセツトについて３つの
二重語内に書込まれる。この場合、信号DPDSP
０―３＋は16進数“２”である。第１１図はPROM８８―３２の配置を示す。
PROM８８―３２は、メイン・メモリ４からの
単一語および二重語の読出しを間接的に制御する
信号を記憶する。英数字比較および英数字転送等
の命令に対して、オペランドのうち先ず第一に上
位語がメモリから読出される。オペランドの長
さ、データの種類およびデスクリプタのオフセツ
トに応じて、メイン・メモリ４からの第１読出し
サイクルは単一語または二重語を呼出し、次に必
要に応じて複数の二重語を呼出すPROM８８―
３２の出力信号OPOFF０―２＋はOP１Ａ８４お
よび／またはOP２Ａ７８に書込まれる。信号
OPOFF０＋はOP１Ａ８４またはOP２Ａ７８の
信号OP１AD０＋またはOP２AD０＋を夫々介
して制御ストアアドレス論理５８に印加され、そ
こで、メイン・メモリ４からの一語または二語の
読出しを開始する制御語の間で選択が行なわれ
る。信号OPOFF０―２＋は、メイン・メモリ４
からの左から右への読出しについてはオペランド
の最上位数字を指示し、右から左への読出しにつ
いてはオペランドの最下位数字を指示する。命令
によつては、信号OPOFF０―２＋がオペランド
の符号位置を指示して、符号キヤラクタの検査が
可能である場合もある。 PROM８８―３３は、オペランド中の二重語
の数より小さい１つの二重語（10進乗算命令の場
合には乗数）を表示する信号を記憶する。これら
の信号は、オペランド中の最下位語または最下位
二重語のメイン・メモリ４内でのアドレスを算出
するためにRFC８２―１によつて使用される。
PROM８８―３３の出力信号OPDSP０―３＋は
MUX７６―１１に印加され、BIバス１００の信
号BIDT２０―２３＋として現われてMIER５２
に書込まれると共に、２進値“０”の信号BIDT
２４，２５，３０および３１と共に信号BIDT２
６―２９＋として現われて、最上位キヤラクタを
含むメイン・メモリ４のバイトを識別するRFC
８２―１内のオペランド実効バイトアドレスを変
更しても良い。信号BIDT２４―３１＋は実効バ
イトアドレスに加算されて、オペランドの最下位
10進数字を読出すのに使用しうる最適のメイン・
メモリ４アドレスを発生する。入力アドレス１２８に印加される論理値“０”
の信号DIROFF―により、信号OPOFF０―２＋
はオペランドの長さを考慮せずにストリングオペ
ランド中の上位バイトまたはパツク化10進オペラ
ンド中の上位数字のOP１６４またはOP２６
６における位置を表示するようになる（上位キヤ
ラクタはOP１６４またはOP２６６の左半分
にある）。第１１図においてPROM８８―３２からの例
として、信号DIROFF―、LTROFF―、DSCR
０８＋およびDSCR００＋はゼロのオフセツトを
伴なう10進ストリングオペランドを夫々表示す
る。OP１Ａ８４またはOP２Ａ７８に印加される
２進数“001”の出力信号OPOFF０―２＋は、
OP１６４またはOP２６６に夫々記憶されて
いる上位語の左バイトを選択する（ハードウエア
の要求はOP１Ａ８４またはOP２Ａ７８がバイト
の寄数番目の数字を選択することである）。２進数“01110”の信号DIROFF―、LTROFF
―、DSCR０８＋、DSCR００＋およびDSCR０
１＋は夫々、２のオフセツトを伴なう10進パツク
オペランドを表示する。２進数“010”の出力信
号、OPOFF０―２＋は、選択された数字がOP１
６４またはOP２６６に書込まれている上位
語の４つの桁のうちの２番目または３番目の桁に
あることを表示する。論理値“１”の信号DIROFF―および論理値
“０”の信号LTROFF―は、オペランド語語がメ
イン・メモリ４から上位語を先頭にして（左から
右へ）入力されたことを表示する。論理値“１”
の信号DIROFF―および論理値“１”の信号
LTROFF―はメイン・メモリ４からの右から左
への転送を表示する。例として、信号DIROFF―、LTROFF―、
DSCR０８＋、DSCR００＋、DSCR０１＋、
CTR３０５＋、CTR３０６＋およびCTR３
０７＋が左から右への転送、10進パツクオペラ
ンドおよび長さ７，15，23または31に対する２の
オフセツト（長さモード８＝７）を夫々表示する
２進数“10110111”であると仮定する。２進数
“110”の信号OPOFF０―２＋は、OP１Ａ８４ま
たはOP２Ａ７８が語７，15，23または31の６ビ
ツト目を指示していることを表示する。６ビツト
目は二重語の右側の語位置にある。論理値“１”
の信号OPOFF０＋も、メイン・メモリ４からの
最初の転送が単一語の転送であることを表示す
る。信号DIROFF―、LTROFF―、DSCR０８＋、
DSCR００＋、CTR３０６＋およびCTR３
０７＋が右から左への転送を表示する２進数
“110110”であると仮定すると、信号OPOFF０
―２＋は右側の語の左バイトの選択を表示する２
進数“101”である。論理値“１”の信号
OPOFF０＋は最初の転送がメイン・メモリ４か
らの二重語の転送であることを表示する。メイン・メモリ４からの最初の読出しを単一語
または二重語として選択すると、その後に続くキ
ヤラクタが処理され且つ後続する二重語がメイ
ン・メモリ４から入力されるにつれてOP１Ａ８
４およびOP２Ａ７８のポインタを連続的に増分
（または減少）させることができる。 PROM８８―３４は増分させる信号CTRINC
＋と、ロードさせる信号CTR３LD―と、カウン
タ３８８―３０および８８―３１を使用可能に
する信号CTR３EN―を発生する。また、桁上げ
信号CTR３CP―も信号CTR３０Ｐ―と共にカウ
ンタ３８８―３１を使用可能にする。PROM
８８―３４の記憶場所は制御ストアデータレジス
タ６２からの信号RD２９―３３＋により選択さ
れる。制御ストア復号論理６１からの次に挙げる信号
に対する論理式は、 LCT４BT―＝〔０８・０９・１０・１１・RD１６・RD１７・１８・１
９〕 LCT５BT―＝〔０８・０９・１０・１１・RD１６・RD１７・１８・RD１
９〕 LTROFF―＝〔０８・０９・１０・１１・RD２０・RD２１・２２・２
３〕 ARFBIC―＝〔０８・０９・１０・１１・２０・RD２１・２２・２
３〕 PROM８８―３２および８８―３３はインタ
ーシル・インコーポレーテツド（10900N カリ
フオルニア州、キユパーテイノ、タンタウ・アベ
ニユー）により刊行された「インターシル・セミ
コンダクタ・プロダクツ・カタログ」（1974年３
月）に記載されている5624記憶回路である。 PROM８８―３４も前記の「インターシル・
セミコンダクタ・プロダクツ・カタログ」に記載
の5610記憶回路である。カウンタ３８８―３０および８８―３１は前
述の「TTLデータブツク・フオア・デザイン・
エンジニアズ」に記載の74S169回路である。本発明の好ましい実施例を図示し且つ説明した
が、特許請求の範囲に記載した本発明の範囲内で
前述の発明に対して数多くの変形および改変を行
ないうることは当業者には明白である。従つて、
前記の要素のうち多数のものを変更または同一の
結果を提供し且つ特許請求の範囲に記載した本発
明の範囲内に含まれる異なる要素により置換えて
も良い。従つて、本発明を限定するものは特許請
求の範囲のみである。

【図面の簡単な説明】

第１図は、データ処理システム全体のブロツク
図である。第２図は、商用命令処理装置
（Commercial instruction processor CIP）１０
のブロツク図である。第３図は、10進乗算演算に
関連しているCIP１０の一部分のブロツク図であ
る。第４図は、積を格納している読取専用メモリ
５４と乗数桁を格納する乗数レジスタ５２を含む
詳細なブロツク図である。第５図は、本発明を説
明するために使用される乗算例の各要素を示す図
である。第６図は、乗算例の各オペランドのデー
タ記述子のビツト配置を説明するための図であ
る。第７図は、乗算例のフローチヤートである。
第８図は、CIP１０がフローチヤートの各ステツ
プを実行するに従つて、各レジスタの内容を示す
ものである。第９図は整列（桁ぞろえ）信号発生
論理を詳細に示す図である。第１０図はアドレス
変位用読出し専用メモリの配置を示す図である。
第１１図は桁オフセツト用読取専用メモリの配置
を示す図である。２…中央処理装置、４…メインメモリ、６…
Ｉ／Ｏ制御装置、８…科学用命令処理装置、１０
…商用命令処理装置、１２…キヤツシユ／メモリ
管理ユニツト、１４…システムバス、１６…共通
バス。

Claims

【特許請求の範囲】１メモリからのオペランドおよび10進英数字命
令の特性を記述するデータデスクリプタ情報を受
け取る装置と、前記オペランドを整列させる複数
の信号を発生する装置を有し、前記オペランドに
対し前記10進英数字命令を実行するデータ処理装
置であつて：前記オペランドの１つの長さを表示し、所定の
形式をもつオペランドを指定し、前記メモリ中に
記憶されたときオペランドの所定の開始桁の位置
を指定するデータデスクリプタ信号を蓄えるため
前記メモリに結合されたレジスタ手段と；前記メモリに結合され、前記命令情報に応答し
て制御信号を発生する制御ストア手段と；前記レジスタ手段および前記制御ストア手段に
結合され、且つ前記長さ表示のデータデスクリプ
タ信号と、前記所定形式指定のデータデスクリプ
タ信号と、前記位置指定のデータデスクリプタ信
号と、前記制御信号とに応答して、前記オペラン
ドの所定の語位置から数えて所定数の語を前記メ
モリから転送するための第１読出しサイクル、前
記メモリから前記オペランドの残りの語を転送す
るための所定数の読出しサイクル及び前記所定の
語位置における前記所定の開始桁の位置を指示す
るところの前記複数の整列信号を発生する読取専
用記憶手段と；を具備することを特徴とする装置。２前記レジスト手段が、第１状態において前記
所定の形式の前記オペランドがパツク化10進オペ
ランドであることを表示する第１デスクリプタ信
号を記憶する第１レジスタを具備し、前記第１デ
スクリプタ信号は第２状態においては前記所定の
形式の前記オペランドがストリングオペランドで
あることを表示する特許請求の範囲第１項に記載
の装置。３前記第１レジスタが、第１状態において前記
所定の開始桁の第１位置を表示する第２デスクリ
プタ信号をさらに記憶し、前記第２デスクリプタ
信号は第２状態においては前記ストリングオペラ
ンド中の前記所定の開始桁の第２位置を表示する
特許請求の範囲２項に記載の装置。４前記第１レジスタが、前記第２デスクリプタ
信号に加えて前記パツク化10進オペランド中の前
記所定の開始桁の前記位置の第１の２進計数値を
表示する第３デスクリプタ信号をさらに記憶する
特許請求の範囲３項に記載の装置。５前記レジスタ手段が、前記オペランドの前記
長さを表わす第２の２進計算値を表示する複数の
デスクリプタ信号を記憶する第２レジスタをさら
に具備する特許請求の範囲４項に記載する装置。６前記制御ストア手段が第１および第２制御信
号を発生する復号手段を具備する特許請求の範囲
５項に記載の装置。７前記読取専用記憶手段が、前記複数のデスク
リプタ信号と、前記第１、第２および第３デスク
リプタ信号に応答して前記記憶装置から前記オペ
ランドの残りの語を転送するための読出しサイク
ルの数を表示する第１の複数の前記整列信号を発
生する第１読取専用メモリを具備する特許請求の
範囲６項に記載の装置。８前記読取専用記憶手段が、前記複数のデスク
リプタ信号のうち選択されたものと、前記第１、
第２および第３デスクリプタ信号と、第２状態に
ある前記第１制御信号とに応答した前記所定の開
始桁の位置を表示する第２の複数の前記整列信号
を発生する第２読取専用メモリをさらに具備する
特許請求の範囲７項に記載の装置。９前記第２読取専用メモリがさらに第１状態に
ある前記第１制御信号および第１状態にある前記
第２制御信号に応答して、前記下位語中の前記所
定の桁位置を表示する前記第２の複数の前記整列
信号を発生し、前記第２の複数の前記整列信号の
うち第１信号は第１状態において２語転送読出し
サイクルの間に前記メモリから転送すべき前記下
位語を呼出し、前記第１信号は第２状態において
は１語転送読出しサイクルの間に前記メモリから
転送すべき前記下位語を呼出す特許請求の範囲８
項に記載の装置。１０前記第２読取専用メモリがさらに前記第１
状態の前記第１制御信号および第２状態にある前
記第２制御信号に応答して、前記上位語中の前記
所定の桁位置を表示する前記第２の複数の前記整
列信号を発生し、前記第１信号は前記第２状態に
おいて前記２語転送読出しサイクルの間にメモリ
から転送すべき前記上位語を呼出し、前記第１信
号は前記第１状態においては前記１語転送読出し
サイクルの間に前記メモリから転送すべき前記上
位語を呼出す特許請求の範囲９項に記載の装置。１１オペレーシヨンコードおよびオペランド
長、オペランドタイプ（10進パツプ形態または10
進ストリング形態）などオペランドの特徴を記述
しているデスクリプタ語を含み、10進算術命令を
実行するために主メモリに連結されたデータ処理
装置において、デスクリプタ情報蓄積レジスタ手段と、制御信
号の複数を発生させるためオペレーシヨンコード
に応答する制御ストア手段と、算術および論理演
算手段と、オペランドおよびそれらのアドレスを
蓄積するためのレジスタ手段と、前記デスクリプタ情報蓄積レジスタ手段の内容
によつてアドレスされる読取専用メモリによつて
特徴づけられ、10進算術命令が進行する間オペラ
ンドを保持する語中に次に操作されるデジツト位
置を示すために整列信号を発生させるための前記
制御信号とによりデジツトに従つて連続的に動作
するデータ処理装置。