JPS5943781B2 - ステイタス作成回路 - Google Patents
ステイタス作成回路Info
- Publication number
- JPS5943781B2 JPS5943781B2 JP52101656A JP10165677A JPS5943781B2 JP S5943781 B2 JPS5943781 B2 JP S5943781B2 JP 52101656 A JP52101656 A JP 52101656A JP 10165677 A JP10165677 A JP 10165677A JP S5943781 B2 JPS5943781 B2 JP S5943781B2
- Authority
- JP
- Japan
- Prior art keywords
- status
- pla
- instruction
- pattern
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置のステイタス処理に係り、高性
能マイクロプロセッサ等に使用するに好適なＰＬＡ（Ｐ
ｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＡｒｒａｙ）を用い
たステイタス回路に関する。
能マイクロプロセッサ等に使用するに好適なＰＬＡ（Ｐ
ｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＡｒｒａｙ）を用い
たステイタス回路に関する。
データ処理装置におけるステイタス情報とは、例えば演
算結果に生じるＣＡＲ（Ｃａｒｒｙ・桁上り）、ＯＶＦ
（Ｏｖｅにｆｌｏｗ）、、ＮＥＧ（Ｎｅｇａｔｉｖｅ。
算結果に生じるＣＡＲ（Ｃａｒｒｙ・桁上り）、ＯＶＦ
（Ｏｖｅにｆｌｏｗ）、、ＮＥＧ（Ｎｅｇａｔｉｖｅ。
負）、ＺＥＲ（Ｚｅｒｏ、零）、ＥＶＮ（Ｅｖｅｎ。偶
数）といつたもので、前者２つは演算回路に係り、後者
３つは演算結果のデータに係るものである。従来、ミニ
コンピュータ程度の規模のデータ処理装置では、ハード
ウェアの増加はマイクロコンピュータ（ＬＳＩ）程は気
にならないことからランダム論理が主であり、更に演算
結果のフラグを多数もつものもある。また、マイクロコ
ンピュータ（ＬＳＩ）では１チップにあらゆる回路（レ
ジスタ、演算回路、制御回路等）を内蔵してしまうため
その機能は、ミニコンピュータのそれと比較してあまり
高くないため１演算結果を蓄積するフラグレジスタをも
つだけのものが多い。従つて、これは１演算毎に更新さ
れるためフラグレジスタ自身がステイタスレジスタその
ものである場合が多い。ところが近年ミニコンピュータ
のローエンドを指向するマイクロコンピュータが数多く
出現しており、そのミニコンピュータの機能の高い機種
ではステイタス情報が複雑であり、単にフラグレジスタ
だけでは対処できなく、例えばマイクロプログラムによ
りステイタス情報を作成することもある。これは、汎用
的ではあるが命令の実行時間を犠牲にしてしまう欠点を
有する。〔発明の目的〕 本発明の目的は、上記した従来技術の欠点を解決するた
め複雑なステイタス処理をもつ命令の実行に際し、マイ
クロ命令によるステイタス作成を少ないハードウェアで
実現することである。
数）といつたもので、前者２つは演算回路に係り、後者
３つは演算結果のデータに係るものである。従来、ミニ
コンピュータ程度の規模のデータ処理装置では、ハード
ウェアの増加はマイクロコンピュータ（ＬＳＩ）程は気
にならないことからランダム論理が主であり、更に演算
結果のフラグを多数もつものもある。また、マイクロコ
ンピュータ（ＬＳＩ）では１チップにあらゆる回路（レ
ジスタ、演算回路、制御回路等）を内蔵してしまうため
その機能は、ミニコンピュータのそれと比較してあまり
高くないため１演算結果を蓄積するフラグレジスタをも
つだけのものが多い。従つて、これは１演算毎に更新さ
れるためフラグレジスタ自身がステイタスレジスタその
ものである場合が多い。ところが近年ミニコンピュータ
のローエンドを指向するマイクロコンピュータが数多く
出現しており、そのミニコンピュータの機能の高い機種
ではステイタス情報が複雑であり、単にフラグレジスタ
だけでは対処できなく、例えばマイクロプログラムによ
りステイタス情報を作成することもある。これは、汎用
的ではあるが命令の実行時間を犠牲にしてしまう欠点を
有する。〔発明の目的〕 本発明の目的は、上記した従来技術の欠点を解決するた
め複雑なステイタス処理をもつ命令の実行に際し、マイ
クロ命令によるステイタス作成を少ないハードウェアで
実現することである。
〔発明の概要〕本発明は、上記の目的に従い、一部にマ
イクロ命令パターンを含むパターンにより、１つのフラ
グレジスタだけでなく、ステイタスレジスタをもフラグ
レジスタとして使用し、ＰＬＡによつて、新ステイタス
を作成するようにしたものである。
イクロ命令パターンを含むパターンにより、１つのフラ
グレジスタだけでなく、ステイタスレジスタをもフラグ
レジスタとして使用し、ＰＬＡによつて、新ステイタス
を作成するようにしたものである。
〔発明の実施例〕以下、本発明の実施例を用いて詳しく
説明する。
説明する。
第１図は、ＰＬＡを用いたステイタス作成回路のプロツ
ク図であるが、演算結果のフラグを一時記憶するフラグ
レジスタ１１．１命令実行後に作成されたステイタスを
蓄積するステイタスレジスタ１２、これらのレジスタ１
１，１２の情報及びマイクロ命令パターンにより新ステ
イタスを作成するためのＰＬＡｌ３から構成され、フラ
グレジスタ１１は演算回路等から生じるシフトキヤリ一
（ＳｈｉｆｔＣＡＲｆ）、キヤリ一（ＣＡＲｆ）、オー
バー・フロー（０ＶＦｆ）、ネガ（ＮＥＧｆ）、ゼロ（
ＺＥＲｆ）、イーブン（ＥＶＮｆ）の各フラグをそれぞ
れフラグ１１０，１１１，１１２，１１３，１１４，１
１５に一時記憶できるように構成され、ステイタスレジ
スタ１２は、データ処理装置のステイタス情報としてキ
ヤリ一（ＣＡＲ８）、オーバー・フロー（０ＶＦ８）、
ネガ（ＮＥＧ８）、ゼロ（ＺＥＲ８）、イーフン（ＥＶ
Ｎｓ）の各ステイタスをそれぞれフリツフソロツプ１２
０，１２１，１２２，１２３，１２４に蓄積できるよう
に構成されている。また、本回路はＭＯＳ用に設計した
ものであり、ステイタスレジスタ１２はマスター１２ａ
，スレイブ１２ｂの形式となつている。第２図は、本発
明になる回路を実施するＰＬＡの詳細図であるが、マイ
クロ命令パターンα，β及び各フラグ、ステイタスは、
入カバツフア３１，３２を経由してＰＬＡＯ）ＡＮＤア
レー３９，４０に入力し、ｏ印のつけられた格子点でＮ
ＯＲ（ＮＯＴ−ＡＮＤ）がとられ、０Ｒゲート３３，３
４，３５，３６，３７、出力バツフア３８を経由し、ス
テイタスレジスタ１２に置数される。
ク図であるが、演算結果のフラグを一時記憶するフラグ
レジスタ１１．１命令実行後に作成されたステイタスを
蓄積するステイタスレジスタ１２、これらのレジスタ１
１，１２の情報及びマイクロ命令パターンにより新ステ
イタスを作成するためのＰＬＡｌ３から構成され、フラ
グレジスタ１１は演算回路等から生じるシフトキヤリ一
（ＳｈｉｆｔＣＡＲｆ）、キヤリ一（ＣＡＲｆ）、オー
バー・フロー（０ＶＦｆ）、ネガ（ＮＥＧｆ）、ゼロ（
ＺＥＲｆ）、イーブン（ＥＶＮｆ）の各フラグをそれぞ
れフラグ１１０，１１１，１１２，１１３，１１４，１
１５に一時記憶できるように構成され、ステイタスレジ
スタ１２は、データ処理装置のステイタス情報としてキ
ヤリ一（ＣＡＲ８）、オーバー・フロー（０ＶＦ８）、
ネガ（ＮＥＧ８）、ゼロ（ＺＥＲ８）、イーフン（ＥＶ
Ｎｓ）の各ステイタスをそれぞれフリツフソロツプ１２
０，１２１，１２２，１２３，１２４に蓄積できるよう
に構成されている。また、本回路はＭＯＳ用に設計した
ものであり、ステイタスレジスタ１２はマスター１２ａ
，スレイブ１２ｂの形式となつている。第２図は、本発
明になる回路を実施するＰＬＡの詳細図であるが、マイ
クロ命令パターンα，β及び各フラグ、ステイタスは、
入カバツフア３１，３２を経由してＰＬＡＯ）ＡＮＤア
レー３９，４０に入力し、ｏ印のつけられた格子点でＮ
ＯＲ（ＮＯＴ−ＡＮＤ）がとられ、０Ｒゲート３３，３
４，３５，３６，３７、出力バツフア３８を経由し、ス
テイタスレジスタ１２に置数される。
表１（ａ），（ｂ）は、ステイタスレジスタ１２を構成
する５ビツトの情報がマイクロ命令パターンα，βによ
つていかに更新されるかを示したものである。ここでＣ
ＡＲ８，ＯＶＦ８の組に３ビツト、ＮＥＧ，，ＺＥＲ８
，ＥＶＮ８の組に２ビツト割当て、前者、後者独立に制
御できるようにしている。以下、典型的なステイタス作
成例を説明する。００）とし、ステイタスレジスタ１２
の現内容スレイブ１２ｂの出力をそのまま出力するよう
にＰＬＡを組み、マスター１２ａに置数する。
する５ビツトの情報がマイクロ命令パターンα，βによ
つていかに更新されるかを示したものである。ここでＣ
ＡＲ８，ＯＶＦ８の組に３ビツト、ＮＥＧ，，ＺＥＲ８
，ＥＶＮ８の組に２ビツト割当て、前者、後者独立に制
御できるようにしている。以下、典型的なステイタス作
成例を説明する。００）とし、ステイタスレジスタ１２
の現内容スレイブ１２ｂの出力をそのまま出力するよう
にＰＬＡを組み、マスター１２ａに置数する。
マスター１２ａの内容は次マイクロサイクルにて強制的
にスレイブ１２ｂに転送する。α＝（０００）の場合、
第２図に示すように、ＣＡＲ８に注目すると、ＡＮＤア
レー３９の出力信号ａが意味を持ち、ＣＡＲ８（現ステ
イタス）が、６０″ならばＡＮＤアレー３９の出力信号
ａは６０″、０Ｒゲート３４出力信号ｂば１″、従つて
、出力バツフア３８出力信号ｃは６０″となり、ＣＡＲ
８が６１８ならば、信号ａは６Ｆ゛信号ｂは５０″、信
号ｃは１Ｆ゛となり、現ＣＡＲ８と同一のパターンが再
びステイタスレジスタ１２のキヤリーフリツプフロツプ
１２０にセツトされる。
にスレイブ１２ｂに転送する。α＝（０００）の場合、
第２図に示すように、ＣＡＲ８に注目すると、ＡＮＤア
レー３９の出力信号ａが意味を持ち、ＣＡＲ８（現ステ
イタス）が、６０″ならばＡＮＤアレー３９の出力信号
ａは６０″、０Ｒゲート３４出力信号ｂば１″、従つて
、出力バツフア３８出力信号ｃは６０″となり、ＣＡＲ
８が６１８ならば、信号ａは６Ｆ゛信号ｂは５０″、信
号ｃは１Ｆ゛となり、現ＣＡＲ８と同一のパターンが再
びステイタスレジスタ１２のキヤリーフリツプフロツプ
１２０にセツトされる。
０ＶＦ８もＣＡＲ８と同様に、ＡＮＤアレー３９の出力
信号は０Ｒゲート３３、出力バツフア３８を経由して、
現０ＶＦ５がそのまま出力され、ステイタスレジスタ１
２のキヤリーフリツプフロツプ１２１にセツトされる。
信号は０Ｒゲート３３、出力バツフア３８を経由して、
現０ＶＦ５がそのまま出力され、ステイタスレジスタ１
２のキヤリーフリツプフロツプ１２１にセツトされる。
β＝（００）の場合も同様に、ＮＥＧ８，ＺＥＲ８，Ｅ
ＶＮ８の組では現ステイタスが０Ｒゲート３５，３６，
３７と出力バツフア３８を経由して、そのまま出力され
、ステイタスレジスタ１２に置数される。
ＶＮ８の組では現ステイタスが０Ｒゲート３５，３６，
３７と出力バツフア３８を経由して、そのまま出力され
、ステイタスレジスタ１２に置数される。
（２）シフト命令の場合
マイクロ命令パターン（α，β）＝（００１，０１）と
してＰＬＡｌ３を動作させる。
してＰＬＡｌ３を動作させる。
シフト命令を実行させた場合、シフト後のデータではオ
ーバー・フロー以外全てのステイタスが変わり得るから
ステイタスレジスタ１２の内容は０ＶＦ８を除き全て更
新される。α＝（００１）の場合、ＣＡＲ８，ＯＶＦ８
の組ではそれぞれＡＮＤアレー３９の各出力信号Ｖ，ｗ
が意味をもち、それ以外の信号は全て６０１となつてい
る。
ーバー・フロー以外全てのステイタスが変わり得るから
ステイタスレジスタ１２の内容は０ＶＦ８を除き全て更
新される。α＝（００１）の場合、ＣＡＲ８，ＯＶＦ８
の組ではそれぞれＡＮＤアレー３９の各出力信号Ｖ，ｗ
が意味をもち、それ以外の信号は全て６０１となつてい
る。
信号ｖはシフト操作によつて生じる
ＳＥＴＣＡＲｆ（シフト・キヤリ一・フラグ）の内容と
一致し、これが０Ｒゲート３４，出力バツフア３８を経
由し、新ステイタスの一つとして出力ｃに出る。
一致し、これが０Ｒゲート３４，出力バツフア３８を経
由し、新ステイタスの一つとして出力ｃに出る。
信号ｗは０ＶＦ８（現ステイタス）の内容と一致し、こ
れを０Ｒゲート３３、出力バツフア３８を経由し、新ス
テイタスの一つとして出力する。
れを０Ｒゲート３３、出力バツフア３８を経由し、新ス
テイタスの一つとして出力する。
また、β＝（０１）の場合、ＮＥＧ８，ＺＥＲ８，ＥＶ
Ｎ８の組ではそれぞれＡＮＤアレー４０の各出力信号Ｘ
，ｙ，ｚが意味をもち、それ以外の信号は全て″０゛と
なつている。
Ｎ８の組ではそれぞれＡＮＤアレー４０の各出力信号Ｘ
，ｙ，ｚが意味をもち、それ以外の信号は全て″０゛と
なつている。
それぞれの信号にはシフト操作によつて生じた新しいＮ
ＥＧｆ，ＺＥＲｆ，ＥＶＮｆの各フラグが反映され、こ
れらが０Ｒゲート３５，３６，３７と出力バツフア３８
を経由して出力される。出力バツフア３８の出力はステ
イタスレジスタ１２に置数され、新しいステイタス作成
が完了する。
ＥＧｆ，ＺＥＲｆ，ＥＶＮｆの各フラグが反映され、こ
れらが０Ｒゲート３５，３６，３７と出力バツフア３８
を経由して出力される。出力バツフア３８の出力はステ
イタスレジスタ１２に置数され、新しいステイタス作成
が完了する。
｛） 一般の加算命令（単精度加算）の場合マイクロ命
令パターン（α，β）＝（０１０，０１）とし、ＰＬＡ
ｌ３を動作させる。
令パターン（α，β）＝（０１０，０１）とし、ＰＬＡ
ｌ３を動作させる。
加算命令を実行した場合、実行結果のデータでは全ての
ステイタスが変化し得るのでステイタスレジスタ１２は
全て更新される。α＝（０１０）の場合、ＣＡＲ８，Ｏ
ＶＦ，の組ではＡＮＤアレー３９の各出力信号Ｅ，ｆ，
ｇが意味をもち、それ以外の信号は全でＯ゛である。
ステイタスが変化し得るのでステイタスレジスタ１２は
全て更新される。α＝（０１０）の場合、ＣＡＲ８，Ｏ
ＶＦ，の組ではＡＮＤアレー３９の各出力信号Ｅ，ｆ，
ｇが意味をもち、それ以外の信号は全でＯ゛である。
ＣＡＲ８では加算によつて生じたＣＡＲｆ（桁上げフラ
グ）の内容が信号ｇに反映され、これが０Ｒゲート３４
、出力バツフア３８を経由して出力される。
グ）の内容が信号ｇに反映され、これが０Ｒゲート３４
、出力バツフア３８を経由して出力される。
また、０ＶＦ８は、表１（ａ）に示したように、現ステ
イタス（０Ｆ８）と加算によつて生じた０ＶＦｆ（オー
バー・フロー・フラグ）の論理和によつて与えられる。
イタス（０Ｆ８）と加算によつて生じた０ＶＦｆ（オー
バー・フロー・フラグ）の論理和によつて与えられる。
前者はＡＮＤアレー出力信号ｅ、後者は信号ｆに反映さ
れ、それぞれの論理和が０Ｒゲート３３でとられる。そ
の結果は出力バツフア３８を経由して出力される。０Ｖ
Ｆ８で上記したような論理和をとるのは、演算中に一端
オーバー・フローが発生したら、それがソフトウエアに
認識される（条件分岐命令）まで保持する必要があるか
らであり、認識後はりセツトされる。
れ、それぞれの論理和が０Ｒゲート３３でとられる。そ
の結果は出力バツフア３８を経由して出力される。０Ｖ
Ｆ８で上記したような論理和をとるのは、演算中に一端
オーバー・フローが発生したら、それがソフトウエアに
認識される（条件分岐命令）まで保持する必要があるか
らであり、認識後はりセツトされる。
β＝（０１）はシフト命令の場合と同一なのでここでは
省略する。
省略する。
以上のように生成された新ステイタスはステイタスレジ
スタ１２に置数され、ステイタス作成を完了する。
スタ１２に置数され、ステイタス作成を完了する。
（４） 一般減算命令（単精度減算）の場合マイクロ命
令パターン（α，β）＝（０１１，０１）とし、（３）
項一般令とは、ＣＡＲｆの代わりにσＭＧを選択する点
が異なるだけでは他は同〜（５）倍精度加算の場合 下位の加算時には、マイクロ命令パターン（α，β）＝
（０００，１１）として、ステイタスレジスタ１２のＣ
ＡＲ，，ＯＶＦ８，ＮＥＧ８を不変とし、ＺＥＲ８，Ｅ
ＶＮ８へはこの演算によつて生じたフラグレジスタ１１
のＺＥＲｆ，ＥＶＮｆを置数する。
令パターン（α，β）＝（０１１，０１）とし、（３）
項一般令とは、ＣＡＲｆの代わりにσＭＧを選択する点
が異なるだけでは他は同〜（５）倍精度加算の場合 下位の加算時には、マイクロ命令パターン（α，β）＝
（０００，１１）として、ステイタスレジスタ１２のＣ
ＡＲ，，ＯＶＦ８，ＮＥＧ８を不変とし、ＺＥＲ８，Ｅ
ＶＮ８へはこの演算によつて生じたフラグレジスタ１１
のＺＥＲｆ，ＥＶＮｆを置数する。
次の上位の加算時には、マイクロ命令パターン（α，β
）＝（０１０，０１）として、ＣＡＲ，，ＯＶＦ，は（
３）項の一般加算命令と同様に、ＮＥＧ８，ＺＥＲ，へ
は前回の演算によつて生じ、ステイタスレジスタ１２へ
蓄積されたＺＥＲ８（前演算のフラグＺＥＲｆに一致）
と今回の演算で生じたフラグＺＥＲｆとの論理積、すな
わち２語の演算結果データがすべてＯである場合に限つ
て、ＺＥＲ８がセツトされる。（６）条件分岐命令の場
合 （３）項に示したように、演算中に一旦、オーバー・フ
ローが発生したら、該オーバー・フローの状態を見る条
件分岐命令（ＢｒａｎｃｈＯｎＯｖｅｒｆＩＯｗ）によ
り０ＶＦ，はりセツトされる。
）＝（０１０，０１）として、ＣＡＲ，，ＯＶＦ，は（
３）項の一般加算命令と同様に、ＮＥＧ８，ＺＥＲ，へ
は前回の演算によつて生じ、ステイタスレジスタ１２へ
蓄積されたＺＥＲ８（前演算のフラグＺＥＲｆに一致）
と今回の演算で生じたフラグＺＥＲｆとの論理積、すな
わち２語の演算結果データがすべてＯである場合に限つ
て、ＺＥＲ８がセツトされる。（６）条件分岐命令の場
合 （３）項に示したように、演算中に一旦、オーバー・フ
ローが発生したら、該オーバー・フローの状態を見る条
件分岐命令（ＢｒａｎｃｈＯｎＯｖｅｒｆＩＯｗ）によ
り０ＶＦ，はりセツトされる。
オーバー・フローの状態を見るということは、命令語を
格納する命令レジスタ（ＩＲ）の８ビ゛ント目を“１゛
（１Ｒ８＝１）とすることによつて指定される。この場
合、マイクロ命令パターン（α，β）＝（１００，００
）とすれば、０ＶＦ８がりセツトされ、それ以外（ＩＲ
８＼１）は０ＶＦ８は不変となる。（７）オーバー・フ
ローフラグのりセツト命令の場合マイクロ命令パターン
（α，β）＝（１０１，００）とし、０ＶＦ８はりセツ
トされる。
格納する命令レジスタ（ＩＲ）の８ビ゛ント目を“１゛
（１Ｒ８＝１）とすることによつて指定される。この場
合、マイクロ命令パターン（α，β）＝（１００，００
）とすれば、０ＶＦ８がりセツトされ、それ以外（ＩＲ
８＼１）は０ＶＦ８は不変となる。（７）オーバー・フ
ローフラグのりセツト命令の場合マイクロ命令パターン
（α，β）＝（１０１，００）とし、０ＶＦ８はりセツ
トされる。
（８）除算命令の場合
除数が１０１の場合、演算結果は不定であり、この場合
、オーバー・フローと認識する。
、オーバー・フローと認識する。
すなわち０ＶＦ，をセツトする必要がある。この場合の
マイクロ命令パターンは（α，β）＝（１１０，００）
とする。
マイクロ命令パターンは（α，β）＝（１１０，００）
とする。
（９）イニシヤライズの場合
システムの初期化の場合、キヤリ一、オーバー・フロー
のみを゛Ｏ゛としておく必要があり、この場合のマイク
ロ命令パターン（α，β）＝（１１１，００）とする。
のみを゛Ｏ゛としておく必要があり、この場合のマイク
ロ命令パターン（α，β）＝（１１１，００）とする。
このようにして本発明の実施例によれば、倍精度加算命
令のような複雑なステイタス処理をフラグレジスタとこ
れと同様の機能をもつようにしたステイタスレジスタと
の巧みな組合せによりマイクロ命令のみで制御でき少な
いハードウエアで実現することができる。
令のような複雑なステイタス処理をフラグレジスタとこ
れと同様の機能をもつようにしたステイタスレジスタと
の巧みな組合せによりマイクロ命令のみで制御でき少な
いハードウエアで実現することができる。
このように、本発明によれば、一部にマイクロ命令パタ
ーンを含むパターンにより、ＰＬＡを用いて新ステイタ
スを作成できるので、少ないハードウエアで複雑なステ
イタス作成が実現できる。
ーンを含むパターンにより、ＰＬＡを用いて新ステイタ
スを作成できるので、少ないハードウエアで複雑なステ
イタス作成が実現できる。
第１図は本発明になるＰＬＡを用いたステイタス作成回
路のプロツク図、第２図は本発明になる回路を実施する
ＰＬＡの詳細図である。
路のプロツク図、第２図は本発明になる回路を実施する
ＰＬＡの詳細図である。
Claims (1)
- １ データ処理装置における各種演算で生じる数種のフ
ラグを用いて新しいステイタス情報を作成するステイタ
ス作成回路において、１つの演算によつて生じた上記フ
ラグを一時記憶する手段１１と、新ステイタスを作成す
るＰＬＡ１３と、この結果を蓄積する手段１２とを有し
、該ＰＬＡ１３は、一部にマイクロ命令パターンを含む
パターンにより、該記憶手段１１に記憶された情報だけ
か、あるいは前記蓄積手段１２に蓄えられた旧ステイタ
ス情報も含めて、新ステイタス情報を作成するようにし
たことを特徴とするステイタス作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52101656A JPS5943781B2 (ja) | 1977-08-26 | 1977-08-26 | ステイタス作成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52101656A JPS5943781B2 (ja) | 1977-08-26 | 1977-08-26 | ステイタス作成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5435647A JPS5435647A (en) | 1979-03-15 |
| JPS5943781B2 true JPS5943781B2 (ja) | 1984-10-24 |
Family
ID=14306415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52101656A Expired JPS5943781B2 (ja) | 1977-08-26 | 1977-08-26 | ステイタス作成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943781B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118489U (ja) * | 1987-01-27 | 1988-07-30 | ||
| JPH0211990A (ja) * | 1988-06-29 | 1990-01-17 | Nitta Mua Co:Kk | 合成樹脂製管継手及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0168406B1 (en) * | 1984-01-03 | 1991-04-24 | Motorola, Inc. | Floating point condition code generation |
-
1977
- 1977-08-26 JP JP52101656A patent/JPS5943781B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118489U (ja) * | 1987-01-27 | 1988-07-30 | ||
| JPH0211990A (ja) * | 1988-06-29 | 1990-01-17 | Nitta Mua Co:Kk | 合成樹脂製管継手及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5435647A (en) | 1979-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4219874A (en) | Data processing device for variable length multibyte data fields | |
| US4229801A (en) | Floating point processor having concurrent exponent/mantissa operation | |
| JP7351060B2 (ja) | 浮動小数点データを圧縮するためのシステム | |
| JPH02136920A (ja) | データ処理回路 | |
| JPS5960652A (ja) | デ−タ処理装置 | |
| GB1129660A (en) | Data processors | |
| US3751650A (en) | Variable length arithmetic unit | |
| US3699326A (en) | Rounding numbers expressed in 2{40 s complement notation | |
| US5410721A (en) | System and method for incrementing a program counter | |
| KR20210028075A (ko) | 범위-특정 계수 세트를 사용하여 단항 함수를 수행하는 시스템 | |
| US7991820B1 (en) | One step binary summarizer | |
| US5506800A (en) | Self-checking complementary adder unit | |
| JPS6227412B2 (ja) | ||
| JPS5943781B2 (ja) | ステイタス作成回路 | |
| JP2559868B2 (ja) | 情報処理装置 | |
| JPH0346024A (ja) | 浮動小数点演算器 | |
| EP0377466B1 (en) | Microcomputer system for digital signal processing | |
| TWI536261B (zh) | 用於資料元素的條件式選擇的設備、方法、電腦程式產品、及虛擬機 | |
| EP0265948A2 (en) | Data processor capable of immediately calculating branch address in relative address branch | |
| US4914581A (en) | Method and apparatus for explicitly evaluating conditions in a data processor | |
| JPS61500990A (ja) | 浮動小数点条件符号生成方式 | |
| Yakunin et al. | Improving the Performance of a Multibit Arithmetic Logic Unit | |
| US11294630B2 (en) | Adder-subtractor circuit and method of controlling adder-subtractor circuit | |
| GB1114503A (en) | Improvements in or relating to data handling apparatus | |
| US5018092A (en) | Stack-type arithmetic circuit |