JPH01271833A - シフタ - Google Patents
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- JPH01271833A JPH01271833A JP62164331A JP16433187A JPH01271833A JP H01271833 A JPH01271833 A JP H01271833A JP 62164331 A JP62164331 A JP 62164331A JP 16433187 A JP16433187 A JP 16433187A JP H01271833 A JPH01271833 A JP H01271833A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はシフタに関し、特に、被シフトデータをシフ
トデータに基づいて、算術布シフ］・を行なうようなシ
フタに関する。
トデータに基づいて、算術布シフ］・を行なうようなシ
フタに関する。
［従来の技術］
第５図は従来のシフタを示す概略ブロック図であり、第
６図は同じくシフタアレイの具体的な電気回路図である
。
６図は同じくシフタアレイの具体的な電気回路図である
。
まず、第５図および第６図を参照して、従来のシフタの
構成について説明する。シフタアレイ５は被シフトデー
タをシフトデータで指定されたビット幅だけ右シフトを
行なう。このシフタアレイ５は第６図に示すように、入
力端子Ｄ５ないしＤＯに被シフトデータが入力され、入
力端子ＳＦ５ないしＳＦＯにはシフトデータが入力され
、シフト結果は出力端子ＳＤ５ないしＳＤＯに導出され
る。
構成について説明する。シフタアレイ５は被シフトデー
タをシフトデータで指定されたビット幅だけ右シフトを
行なう。このシフタアレイ５は第６図に示すように、入
力端子Ｄ５ないしＤＯに被シフトデータが入力され、入
力端子ＳＦ５ないしＳＦＯにはシフトデータが入力され
、シフト結果は出力端子ＳＤ５ないしＳＤＯに導出され
る。
さらに、シフタアレイ５はトランスミッションゲートと
して動作するＮチャネルＭＯＳトランジスタ６００ない
し６０５，６１０ないし６１５゜６２０ないし６２５，
６３０ないし６３５，６４０ないし６４５，６５０ない
し６５５を含む。トランジスタ６００ないし６０５の各
ゲー！・は入力端子ＳＦＯに接続され、トランジスタ６
１０ないし６１５の各ゲートは入力端子ＳＦＩに接続さ
れ、トランジスタ６２０ないし６２５の各ゲートは入力
端子ＳＦ２に接続され、トランジスタ６３０ないし６３
５の各ゲートは入力端子ＳＦ３に接続され、入力端子６
４０ないし６４５の各ゲートは入力端子ＳＦ４に接続さ
れ、トランジスタ６５０ないし６５５の各ゲートは入力
端子ＳＦ６に接続される。
して動作するＮチャネルＭＯＳトランジスタ６００ない
し６０５，６１０ないし６１５゜６２０ないし６２５，
６３０ないし６３５，６４０ないし６４５，６５０ない
し６５５を含む。トランジスタ６００ないし６０５の各
ゲー！・は入力端子ＳＦＯに接続され、トランジスタ６
１０ないし６１５の各ゲートは入力端子ＳＦＩに接続さ
れ、トランジスタ６２０ないし６２５の各ゲートは入力
端子ＳＦ２に接続され、トランジスタ６３０ないし６３
５の各ゲートは入力端子ＳＦ３に接続され、入力端子６
４０ないし６４５の各ゲートは入力端子ＳＦ４に接続さ
れ、トランジスタ６５０ないし６５５の各ゲートは入力
端子ＳＦ６に接続される。
トランジスタ６００，６１０，６２０，６３０゜６４０
．６５０の各ソースは出力端子ＳＤＯに接続され、トラ
ンジスタ６０１，６１１，６２１゜６３１．６４１，６
５１の各ソースは出力端子ＳＤ１に接続され、トランジ
スタ６０２，６１２゜６．２２，６３２，６４２，６５
２の各ソースは出力端子ＳＤ２に接続され、トランジス
タ６０３゜６１３．６２３，６３３，６４３，６５３の
各ソースは出力端子ＳＤ３に接続され、トランジスタ６
０４．６１４，６２４，６３４，６４４，６５４の各ソ
ースは出力端子ＳＤ４に接続され、トランジスタ６０５
，６１５，６２５，６３５，６４５．６５５の各ソース
は出力端子ＳＤ５に接続される。
．６５０の各ソースは出力端子ＳＤＯに接続され、トラ
ンジスタ６０１，６１１，６２１゜６３１．６４１，６
５１の各ソースは出力端子ＳＤ１に接続され、トランジ
スタ６０２，６１２゜６．２２，６３２，６４２，６５
２の各ソースは出力端子ＳＤ２に接続され、トランジス
タ６０３゜６１３．６２３，６３３，６４３，６５３の
各ソースは出力端子ＳＤ３に接続され、トランジスタ６
０４．６１４，６２４，６３４，６４４，６５４の各ソ
ースは出力端子ＳＤ４に接続され、トランジスタ６０５
，６１５，６２５，６３５，６４５．６５５の各ソース
は出力端子ＳＤ５に接続される。
トランジスタ６００のドレインは入力端子ＤＯに接続さ
れ、トランジスタ６０１のドレインは入力端子Ｄ１に接
続され、トランジスタ６０２のドレインは入力端子Ｄ２
に接続され、トランジスタ６０３のドレインは入力端子
Ｄ３に接続され、トランジスタ６０４のドレインは入力
端子Ｄ４に接続され、トランジスタ６０５のドレインは
入力端子Ｄ５に接続される。さらに、トランジスタ６１
０ないし６１４，６２０ないし６２４，６３０ないし６
３４，６４０ないし６４４，６５０ないし６５４のそれ
ぞれのドレインは隣接する−１−位ビットの入力端子に
接続される。
れ、トランジスタ６０１のドレインは入力端子Ｄ１に接
続され、トランジスタ６０２のドレインは入力端子Ｄ２
に接続され、トランジスタ６０３のドレインは入力端子
Ｄ３に接続され、トランジスタ６０４のドレインは入力
端子Ｄ４に接続され、トランジスタ６０５のドレインは
入力端子Ｄ５に接続される。さらに、トランジスタ６１
０ないし６１４，６２０ないし６２４，６３０ないし６
３４，６４０ないし６４４，６５０ないし６５４のそれ
ぞれのドレインは隣接する−１−位ビットの入力端子に
接続される。
次に、第５図および第６図に示した従来のシフタの動作
について説明する。入力端子ＳＦＯないしＳＦ３に入力
されるシフトデータのうちの１つのビットであるＳＦｉ
（ｉ＝３〜０）をＨ”レベルにすることによって、入
力端子Ｄ３〜ＤＯに入力された被シフトデータがｉビッ
ト右にシフトされ、出力端子ＳＤ３〜ＳＤＯに出力され
る。
について説明する。入力端子ＳＦＯないしＳＦ３に入力
されるシフトデータのうちの１つのビットであるＳＦｉ
（ｉ＝３〜０）をＨ”レベルにすることによって、入
力端子Ｄ３〜ＤＯに入力された被シフトデータがｉビッ
ト右にシフトされ、出力端子ＳＤ３〜ＳＤＯに出力され
る。
［発明が解決しようとする問題点］
」二連の第５図および第６図に示したシフタにおいて、
入力端子Ｄ３〜ＤＯに人力された披シフトデータが算術
データである場合において、１ビツトの右シフトを行な
う場合に、ＳＦｉ、より上位の位置にあるビット位置に
ついて、符号の拡張を行なわなければならない。このた
めに、第６図の点線で示すように、符号拡張を行なうた
めのトランジスタ６１５，６２４，６２５，６３３ない
し６３５．６４２ないし６４５，６５１ないし６５５を
設ける必要がある。
入力端子Ｄ３〜ＤＯに人力された披シフトデータが算術
データである場合において、１ビツトの右シフトを行な
う場合に、ＳＦｉ、より上位の位置にあるビット位置に
ついて、符号の拡張を行なわなければならない。このた
めに、第６図の点線で示すように、符号拡張を行なうた
めのトランジスタ６１５，６２４，６２５，６３３ない
し６３５．６４２ないし６４５，６５１ないし６５５を
設ける必要がある。
すなわち、被シフトデータ″１０１０００”を入力端子
Ｄ５ないしＤＯに入力した場合、この被シフトデータの
ＭＳＢ（最上位ビット）は”１″であり、負であること
を示している。一方、入力端子ＳＦ５ないしＳＦＯにシ
フトデータ”０００１００”を入力すると、第６図に示
す点線内のトランジスタがなければ、右に２ビットシフ
トシた結果は、“００１０１０”となる。しかし、この
ままでは、ＭＳＢか”０”であり、正であることを示す
ことになる。そこで、点線内のトランジスタを設けると
、シフトされた結果は“１１１０１０°゛となり、ＭＳ
Ｂが“１”であり、負を示し、符号拡張か行なわれたこ
とになる。このように、第６図に示した従来のシフタは
、算術右シフト時における符号拡張のために、彼シフト
データの最−１−位ビットを伝える必要があることから
、シフトアレイ内のトランジスタの数か増加するという
問題点かあった。
Ｄ５ないしＤＯに入力した場合、この被シフトデータの
ＭＳＢ（最上位ビット）は”１″であり、負であること
を示している。一方、入力端子ＳＦ５ないしＳＦＯにシ
フトデータ”０００１００”を入力すると、第６図に示
す点線内のトランジスタがなければ、右に２ビットシフ
トシた結果は、“００１０１０”となる。しかし、この
ままでは、ＭＳＢか”０”であり、正であることを示す
ことになる。そこで、点線内のトランジスタを設けると
、シフトされた結果は“１１１０１０°゛となり、ＭＳ
Ｂが“１”であり、負を示し、符号拡張か行なわれたこ
とになる。このように、第６図に示した従来のシフタは
、算術右シフト時における符号拡張のために、彼シフト
データの最−１−位ビットを伝える必要があることから
、シフトアレイ内のトランジスタの数か増加するという
問題点かあった。
それゆえに、この発明の主たるに１的は、シフタアレイ
内のトランジスタの数を低減できるようなシフタを提供
することである。
内のトランジスタの数を低減できるようなシフタを提供
することである。
［問題点を解決するための手段コ
この発明は第１のデータを第２のデータにより指定され
たビット幅たけシフトを行なうシフタであって、シフタ
アレイの入力側と出力側とにそれぞれ反転手段を設け、
第１のデータの最」１位ピントが特定のデータであれは
第１のデータを反転し、特定のデータでなければそのま
まシフタアレイに与えてシフトを行ない、シフタアレイ
の出力側では、第１のデータの最」−位ビットか特定の
データであれば、シフトされた結果のデータのビットを
反転して出力し、特定のデータでなければ反転すること
なくそのまま出力するように構成したものである。
たビット幅たけシフトを行なうシフタであって、シフタ
アレイの入力側と出力側とにそれぞれ反転手段を設け、
第１のデータの最」１位ピントが特定のデータであれは
第１のデータを反転し、特定のデータでなければそのま
まシフタアレイに与えてシフトを行ない、シフタアレイ
の出力側では、第１のデータの最」−位ビットか特定の
データであれば、シフトされた結果のデータのビットを
反転して出力し、特定のデータでなければ反転すること
なくそのまま出力するように構成したものである。
［作用］
この発明に係るシフタは、シフタアレイの入出力のデー
タの各ビットを反転できる反転手段を設けたことによっ
て、符号拡張のデータを被シフトデータの正負にかかわ
らず一致させることができ、シフタアレイ内のトランジ
スタのようなスイッチング素子の数を低減できる。
タの各ビットを反転できる反転手段を設けたことによっ
て、符号拡張のデータを被シフトデータの正負にかかわ
らず一致させることができ、シフタアレイ内のトランジ
スタのようなスイッチング素子の数を低減できる。
［発明の実施例コ
第１図はこの発明の一実施例の概略ブロック図であり、
第２図は第１図に示したシフタアレイの電気回路図であ
り、第３図は第１図に示した入力反転器の電気回路図で
あり、第４図は第１図に示した出力反転器の電気回路図
である。
第２図は第１図に示したシフタアレイの電気回路図であ
り、第３図は第１図に示した入力反転器の電気回路図で
あり、第４図は第１図に示した出力反転器の電気回路図
である。
次に、第１図ないし第４図を参照して、この発明の一実
施例の構成について説明する。まず、第１図において、
シフタアレイ３の入力側には入力反転器２が設けられ、
出力側には出力反転器４か設けられる。入力反転器２は
被シフトデータのＭＳＢの内容に従って、被シフトデー
タの各ビットを反転してシフタアレイ３に入力するもの
である。
施例の構成について説明する。まず、第１図において、
シフタアレイ３の入力側には入力反転器２が設けられ、
出力側には出力反転器４か設けられる。入力反転器２は
被シフトデータのＭＳＢの内容に従って、被シフトデー
タの各ビットを反転してシフタアレイ３に入力するもの
である。
シフタアレイ３には前述の第３図に示した従来のシフタ
と同様にしてシフトデータか与えられる。
と同様にしてシフトデータか与えられる。
シフタアレイ３のシフト結果は出力反転器４にり。
えられる。この出力反転器４は彼シフトデータのＭＳＢ
の内容に従って、シフトされた結果を反転して出力する
ものである。
の内容に従って、シフトされた結果を反転して出力する
ものである。
シフタアレイ３は前述の第６図と同様にして構成される
か、第６図における点線内のｌ・ランジスタは省略され
ている。但し、出力端子ＳＤＯないしＳＤ５にはそれぞ
れプルダウンのための抵抗７０ないし７５が接続されて
いる。
か、第６図における点線内のｌ・ランジスタは省略され
ている。但し、出力端子ＳＤＯないしＳＤ５にはそれぞ
れプルダウンのための抵抗７０ないし７５が接続されて
いる。
入力反転器２は第３図に示すように、ＥＸＯＲゲート８
０ないし８５を含み、それぞれの−万人内端には、彼シ
フトデータのＭＳＢか共通的に与えられ、それぞれの他
方入力端には被シフトデータが与えられる。そして、Ｅ
ＸＯＲゲート８５ないし８０の各出力が第２図に示した
シフタアレイの入力端子Ｄ５ないしＤＯに与えられる。
０ないし８５を含み、それぞれの−万人内端には、彼シ
フトデータのＭＳＢか共通的に与えられ、それぞれの他
方入力端には被シフトデータが与えられる。そして、Ｅ
ＸＯＲゲート８５ないし８０の各出力が第２図に示した
シフタアレイの入力端子Ｄ５ないしＤＯに与えられる。
また、出力反転器４は第４図に示すように、ＥＸＯＲゲ
ート９０ないし９５を含み、それぞれの−万人内端には
被シフトデータのＭＳＢが与えられ、それぞれの他方入
力端は第２図に示したシフタアレイ３の出力端ＳＤ５な
いしＳＤＯに接続される。そして、ＥＸＯＲゲート９５
ないし９０の各出力端からシフト結果が出力される。
ート９０ないし９５を含み、それぞれの−万人内端には
被シフトデータのＭＳＢが与えられ、それぞれの他方入
力端は第２図に示したシフタアレイ３の出力端ＳＤ５な
いしＳＤＯに接続される。そして、ＥＸＯＲゲート９５
ないし９０の各出力端からシフト結果が出力される。
次に、第１図ないし第４図を参照して、この発明の一実
施例の動作について説明する。なお、この実施例におけ
るシフタの動作は、大きく分けて、彼シフトデータが正
の場合と負の場合に分かれるので、以ドでは、それぞれ
場合について具体的に説明していくことにする。
施例の動作について説明する。なお、この実施例におけ
るシフタの動作は、大きく分けて、彼シフトデータが正
の場合と負の場合に分かれるので、以ドでは、それぞれ
場合について具体的に説明していくことにする。
まず、第１の例として、シフトデータが“０００１００
”であり、１皮シフトデータが“０１０１１１”の場合
（つまり、被シフトデータが正の場合）について説明す
る。被シフトデータが”０１０１１１”であるときには
、ＭＳＢは“０″であり、このＭＳＢが入力反転器２に
含まれる各ＥＸＯＲゲート８５ないし８０のそれぞれの
一方入力端に共通的に与えられるとともに、出力反転器
４に含まれる各ＥＸＯＲゲート９５ないし９０のそれぞ
れの一方入力端に与えられる。また、被シフトデータ“
０１０１１１”は人力反転器２のＥＸＯＲゲート８５な
いし８０の他方入力端に与えられる。人力反転器２およ
び出力反転器４は、ＭＳＢとして“１”を入力したとき
には、それぞれの入力データの各ビットを反転して出力
し、ＭＳＢとして“０”を入力したときには、入力デー
タの各ビットを反転しないで出力する。よって、ＭＳＢ
か“０”であるこの例においては、各人力データを反転
しないで出力することになる。
”であり、１皮シフトデータが“０１０１１１”の場合
（つまり、被シフトデータが正の場合）について説明す
る。被シフトデータが”０１０１１１”であるときには
、ＭＳＢは“０″であり、このＭＳＢが入力反転器２に
含まれる各ＥＸＯＲゲート８５ないし８０のそれぞれの
一方入力端に共通的に与えられるとともに、出力反転器
４に含まれる各ＥＸＯＲゲート９５ないし９０のそれぞ
れの一方入力端に与えられる。また、被シフトデータ“
０１０１１１”は人力反転器２のＥＸＯＲゲート８５な
いし８０の他方入力端に与えられる。人力反転器２およ
び出力反転器４は、ＭＳＢとして“１”を入力したとき
には、それぞれの入力データの各ビットを反転して出力
し、ＭＳＢとして“０”を入力したときには、入力デー
タの各ビットを反転しないで出力する。よって、ＭＳＢ
か“０”であるこの例においては、各人力データを反転
しないで出力することになる。
すなわち、被シフトデータ“０１０１１１”は入力反転
器２を通ってそのまま“０１０１１１″として、シフタ
アレイ３の入力端子Ｄ５ないしＤＯに入力される。この
とき、シフトデータ“０００１００”が入力端子ＳＦ５
ないしＳＦＯに入力されるので、出力端子ＳＤ５ないし
ＳＤＯには右に２ビツトシフトされたデータ”０００１
０１”が出力されることになる。
器２を通ってそのまま“０１０１１１″として、シフタ
アレイ３の入力端子Ｄ５ないしＤＯに入力される。この
とき、シフトデータ“０００１００”が入力端子ＳＦ５
ないしＳＦＯに入力されるので、出力端子ＳＤ５ないし
ＳＤＯには右に２ビツトシフトされたデータ”０００１
０１”が出力されることになる。
出力反転器４は、この例では入力データを反転せずに出
力するので、結果として得られるデータは出力端子ＳＤ
５ないしＳＤＯに現われた“０００１０１″となる。こ
の結果は、前記被シフトデータ“０１０１１１“をシフ
トデータ“０００１００”の幅、すなわち２ビツト幅だ
け符号拡張してシフトしたものであり、求めなければな
らない結果と一致する。
力するので、結果として得られるデータは出力端子ＳＤ
５ないしＳＤＯに現われた“０００１０１″となる。こ
の結果は、前記被シフトデータ“０１０１１１“をシフ
トデータ“０００１００”の幅、すなわち２ビツト幅だ
け符号拡張してシフトしたものであり、求めなければな
らない結果と一致する。
次に、第２の例として、シフトデータが０００１００”
であり、被シフトデータが“１０１０００” （つまり
、被シフトデータが負の場合）について説明する。
であり、被シフトデータが“１０１０００” （つまり
、被シフトデータが負の場合）について説明する。
前述の第１の例と同様にして、被シフトデータ”１０１
０００”において、ＭＳＢは“１″となるので、入力反
転器２および出力反転器４はそれぞれ入力データを反転
して出力する。したがって、被シフトデータは入力反転
器２によって反転され、“０１０１１１”となり、シフ
タアレイ３の入力端子Ｄ５ないＤＯに入力される。こと
き、シフトデータ“０００１００″が入力端子ＳＦ５な
いしＳＦＯに入力されるので、被シフトデータ“０１０
１１１“が右に２ビツトシフトされて出力端子ＳＤ５な
いしＳＤＯには、０００１０１”が出力されることにな
る。出力反転器４は、この例では入力データを反転して
出力するので、結果として得られるデータは出力端子Ｓ
Ｄ５ないしＳＤＯに出力された“０００１０１”の各ビ
ットを反転した信号である“１１１０１０″となる。こ
の結果は、前記被シフトデータの“１０１０００“をシ
フトデータ“０００１００”の分たけ、っまり２ビツト
幅だけ右に符号拡張してシフトシたものであり、求めな
ければならない結果と一致する。
０００”において、ＭＳＢは“１″となるので、入力反
転器２および出力反転器４はそれぞれ入力データを反転
して出力する。したがって、被シフトデータは入力反転
器２によって反転され、“０１０１１１”となり、シフ
タアレイ３の入力端子Ｄ５ないＤＯに入力される。こと
き、シフトデータ“０００１００″が入力端子ＳＦ５な
いしＳＦＯに入力されるので、被シフトデータ“０１０
１１１“が右に２ビツトシフトされて出力端子ＳＤ５な
いしＳＤＯには、０００１０１”が出力されることにな
る。出力反転器４は、この例では入力データを反転して
出力するので、結果として得られるデータは出力端子Ｓ
Ｄ５ないしＳＤＯに出力された“０００１０１”の各ビ
ットを反転した信号である“１１１０１０″となる。こ
の結果は、前記被シフトデータの“１０１０００“をシ
フトデータ“０００１００”の分たけ、っまり２ビツト
幅だけ右に符号拡張してシフトシたものであり、求めな
ければならない結果と一致する。
上述のごとくシフタを構成することによって、符号拡張
を伴なって算術右シフトが行なわれることが示された。
を伴なって算術右シフトが行なわれることが示された。
そして、第２図に示したようなシフタアレイ３では、プ
ルダウン用の抵抗７０ないし７５が必要となるが、前述
の第６図に示した従来のシフタにおける点線で示される
ようなトランジスタを省くことができるので、全体とし
てシフタアレイ３内で必要なトランジスタの数を低減で
きる。
ルダウン用の抵抗７０ないし７５が必要となるが、前述
の第６図に示した従来のシフタにおける点線で示される
ようなトランジスタを省くことができるので、全体とし
てシフタアレイ３内で必要なトランジスタの数を低減で
きる。
なお、」二連の実施例においては、被シフトデータとシ
フトデータの幅がそれぞれ６ビツトの場合についての構
成例を示したが、一般に被シフトデータとシフトデータ
の幅がｎビット（ｎは自然数）の場合であってもよい。
フトデータの幅がそれぞれ６ビツトの場合についての構
成例を示したが、一般に被シフトデータとシフトデータ
の幅がｎビット（ｎは自然数）の場合であってもよい。
また、被シフトデータとシフトデータの幅が互いに異な
っていてもよく、いずれの場合にも上述の実施例と同様
の効果を得ることができる。
っていてもよく、いずれの場合にも上述の実施例と同様
の効果を得ることができる。
［発明の効果］
以上のように、この発明によれば、シフタアレイの入出
力を反転することのできる反転手段を設け、被シフトデ
ータの最上位ビットに基づいて、シフトアレイの入出力
データを反転できるように構成したので、符号拡張のた
めのシフタアレイ内のスイッチング素子の数を低減でき
る。
力を反転することのできる反転手段を設け、被シフトデ
ータの最上位ビットに基づいて、シフトアレイの入出力
データを反転できるように構成したので、符号拡張のた
めのシフタアレイ内のスイッチング素子の数を低減でき
る。
第１図はこの発明の一実施例によるシックの概略ブロッ
ク図である。第２図は第１図に示したシフタアレイの電
気回路図である。第３図は第１図に示した入力反転器の
電気回路図である。第４図は第１図に示した出力反転器
の電気回路図である。 第５図は従来のシフタの概略ブロック図である。 第６図は従来のシフタに含まれるシフタアレイの電気回
路図である。 図において、２は人力反転器、３はシフタアレイ、４は
出力反転器、８０ないし８５．９０ないし９５はＥＸＯ
Ｒゲート、６００ないし６０５゜６１０ないし６１４，
６２０ないし６２３，６３０ないし６３２，６４０，６
４１，６５０はＮチャネルＭＯ８＋−ランジスタを示ず
。
ク図である。第２図は第１図に示したシフタアレイの電
気回路図である。第３図は第１図に示した入力反転器の
電気回路図である。第４図は第１図に示した出力反転器
の電気回路図である。 第５図は従来のシフタの概略ブロック図である。 第６図は従来のシフタに含まれるシフタアレイの電気回
路図である。 図において、２は人力反転器、３はシフタアレイ、４は
出力反転器、８０ないし８５．９０ないし９５はＥＸＯ
Ｒゲート、６００ないし６０５゜６１０ないし６１４，
６２０ないし６２３，６３０ないし６３２，６４０，６
４１，６５０はＮチャネルＭＯ８＋−ランジスタを示ず
。
Claims (4)
- （１）第１のデータを第２のデータにより指定されたビ
ット幅だけシフトを行なうシフタであって、 前記第１のデータの最上位ビットが特定のデータであれ
ば、前記第１のデータのビットを反転したデータを第３
のデータとして出力し、前記最上位ビットが特定のデー
タでなければ、前記第１のデータを第３のデータとして
出力する第１の反転手段、 前記第３のデータを前記第２のデータにより指定された
ビット幅だけシフトを行ない、第４のデータを生成する
シフトアレイ、および 前記最上位ビットが特定のデータであれば、前記第４の
データのビットを反転して出力し、前記最上位ビットが
特定のデータでなければ前記第４のデータのビットを反
転しないで出力する第２の反転手段を備えた、シフタ。 - （２）前記シフタアレイは、前記第２のデータにより指
定されたビット幅だけ上位ビットのデータを順次下位ビ
ットに向けて出力するスイッチング素子を含む、特許請
求の範囲第１項記載のシフタ。 - （３）前記第１の反転手段は、それぞれが前記第１のデ
ータの各ビットのデータを個別的に受けるとともに、前
記第１のデータの最上位ビットのデータを共通的に受け
る第１の排他的論理ゲートを含む、特許請求の範囲第１
項記載のシフタ。 - （４）前記第２の反転手段は、それぞれが前記シフタア
レイの出力を個別的に受けるとともに、前記第１のデー
タの最上位ビットのデータを共通的に受ける第２の排他
的論理ゲートを含む、特許請求の範囲第２項または第３
項記載のシフタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164331A JPH073653B2 (ja) | 1987-06-30 | 1987-06-30 | シフタ |
| US07/159,869 US4890251A (en) | 1987-06-30 | 1988-02-24 | Arithmetic shifter with sign extend facility |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164331A JPH073653B2 (ja) | 1987-06-30 | 1987-06-30 | シフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01271833A true JPH01271833A (ja) | 1989-10-30 |
| JPH073653B2 JPH073653B2 (ja) | 1995-01-18 |
Family
ID=15791140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62164331A Expired - Lifetime JPH073653B2 (ja) | 1987-06-30 | 1987-06-30 | シフタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4890251A (ja) |
| JP (1) | JPH073653B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421025A (ja) * | 1990-05-15 | 1992-01-24 | Toshiba Corp | 左右シフタ |
| JP4532669B2 (ja) * | 2000-05-16 | 2010-08-25 | 株式会社アドバンテスト | 時間測定装置、半導体デバイス試験装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075879A (en) * | 1989-10-13 | 1991-12-24 | Motorola, Inc. | Absolute value decoder |
| JPH03273332A (ja) * | 1990-03-22 | 1991-12-04 | Koufu Nippon Denki Kk | 算術シフト回路 |
| JPH0484317A (ja) * | 1990-07-27 | 1992-03-17 | Nec Corp | 算術論理演算ユニット |
| DE69227604T2 (de) * | 1991-03-11 | 1999-06-24 | Silicon Graphics Inc Mountain | Rückwärts kompatible Rechnerarchitektur mit erweiterten Wortbreiten und Adressraum |
| JP3219880B2 (ja) * | 1992-12-22 | 2001-10-15 | 株式会社鷹山 | 乗算回路 |
| US5424967A (en) * | 1993-11-29 | 1995-06-13 | Hewlett-Packard Company | Shift and rounding circuit and method |
| US6738793B2 (en) * | 1994-12-01 | 2004-05-18 | Intel Corporation | Processor capable of executing packed shift operations |
| ZA9510127B (en) * | 1994-12-01 | 1996-06-06 | Intel Corp | Novel processor having shift operations |
| US6078937A (en) * | 1996-12-19 | 2000-06-20 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| US6035310A (en) * | 1997-12-19 | 2000-03-07 | Advanced Micro Devices, Inc. | Method and circuit for performing a shift arithmetic right operation |
| US6654774B1 (en) * | 2000-09-26 | 2003-11-25 | Fujitsu Limited | Generation of sign extended shifted numerical values |
| US7124237B2 (en) * | 2002-10-03 | 2006-10-17 | Seagate Technology Llc | Virtual machine emulation in the memory space of a programmable processor |
| US8631056B2 (en) * | 2008-01-09 | 2014-01-14 | Qualcomm Incorporated | Processor and method of determining a normalization count |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4396994A (en) * | 1980-12-31 | 1983-08-02 | Bell Telephone Laboratories, Incorporated | Data shifting and rotating apparatus |
| US4583197A (en) * | 1983-06-30 | 1986-04-15 | International Business Machines Corporation | Multi-stage pass transistor shifter/rotator |
-
1987
- 1987-06-30 JP JP62164331A patent/JPH073653B2/ja not_active Expired - Lifetime
-
1988
- 1988-02-24 US US07/159,869 patent/US4890251A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421025A (ja) * | 1990-05-15 | 1992-01-24 | Toshiba Corp | 左右シフタ |
| JP4532669B2 (ja) * | 2000-05-16 | 2010-08-25 | 株式会社アドバンテスト | 時間測定装置、半導体デバイス試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073653B2 (ja) | 1995-01-18 |
| US4890251A (en) | 1989-12-26 |
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