JPS59177646A - １０進２進変換方式 - Google Patents
１０進２進変換方式Info
- Publication number
- JPS59177646A JPS59177646A JP5294883A JP5294883A JPS59177646A JP S59177646 A JPS59177646 A JP S59177646A JP 5294883 A JP5294883 A JP 5294883A JP 5294883 A JP5294883 A JP 5294883A JP S59177646 A JPS59177646 A JP S59177646A
- Authority
- JP
- Japan
- Prior art keywords
- data
- binary
- decimal
- register
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/06—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two
- H03M7/08—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two the radix being ten, i.e. pure decimal code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置により２進化１０進形態データ
（以下１０進データと称す）を２進形態データ（以下２
進テータと称す）に変換する１０進２進変換方式に関す
る。
（以下１０進データと称す）を２進形態データ（以下２
進テータと称す）に変換する１０進２進変換方式に関す
る。
１０進データとは、１０進数の１桁を４ビツトの２進数
で表現したものである。
で表現したものである。
従来のｌＯ進２進変換は、１０進数の最上桁より１桁（
すなわち４ビツト）ずつ取り出し、まず、最上位桁を部
分和とし、次の桁をこの部分和に加算する際、この部分
和を１０倍して加酸し、これを新しい部分和とし、さら
に次の桁を加算するときにこの新しい部分和を１０倍し
て加算するという操作を繰り返すことにより２データへ
の変換を行っている。
すなわち４ビツト）ずつ取り出し、まず、最上位桁を部
分和とし、次の桁をこの部分和に加算する際、この部分
和を１０倍して加酸し、これを新しい部分和とし、さら
に次の桁を加算するときにこの新しい部分和を１０倍し
て加算するという操作を繰り返すことにより２データへ
の変換を行っている。
従来、部分和の１０倍はシフタと２進加算器とを使用し
て行なうため、〔（（部分和）Ｘ２）Ｘ２十（部分和）
〕×２に基づいてシフト（２倍操作）と２進加クーとに
より１０倍の部分和を作成したり、〔（（部分和）×２
）×２〕×２＋（部分和）×２に基づいて１０倍の部分
和を作成している。しがし、従来方式では、１０進数の
１桁ずつの変換しかできなす、また、部分オロの１０倍
を発生させるために時間がかかり、変換時間の低下を招
いＣいる。
て行なうため、〔（（部分和）Ｘ２）Ｘ２十（部分和）
〕×２に基づいてシフト（２倍操作）と２進加クーとに
より１０倍の部分和を作成したり、〔（（部分和）×２
）×２〕×２＋（部分和）×２に基づいて１０倍の部分
和を作成している。しがし、従来方式では、１０進数の
１桁ずつの変換しかできなす、また、部分オロの１０倍
を発生させるために時間がかかり、変換時間の低下を招
いＣいる。
本発明の目的は上述の欠点を除去した１０進２進変換方
式を提供することにある。
式を提供することにある。
本発明の方式は、２進化ｌＯ進形態データから２進形態
テータに変換する１０進２進変換方式において、予め定
めたヒツト数により１０進数の各桁が表示される２進化
１０進形態データを格納する格納手段と、前記２進化１
０進形態データ内の少なくとも１桁からなる部分桁を選
択する選択手段と、この選択された部分桁が前記２進化
ｌＯ進形態データ内のどの部分桁であるかを示す桁位置
衣示生膜段と、前記選択された桁を前記の表示生膜の表
示に基づいて２進形態データに変換する変換手段と、２
進の加′Ｊ４−を行う加算手段とを備え、前記各部分桁
毎に２進形態データへの変換を行い各変換結果を加算す
ることにより２進化１０進形態データから２進形態デー
タへの変換を行う。
テータに変換する１０進２進変換方式において、予め定
めたヒツト数により１０進数の各桁が表示される２進化
１０進形態データを格納する格納手段と、前記２進化１
０進形態データ内の少なくとも１桁からなる部分桁を選
択する選択手段と、この選択された部分桁が前記２進化
ｌＯ進形態データ内のどの部分桁であるかを示す桁位置
衣示生膜段と、前記選択された桁を前記の表示生膜の表
示に基づいて２進形態データに変換する変換手段と、２
進の加′Ｊ４−を行う加算手段とを備え、前記各部分桁
毎に２進形態データへの変換を行い各変換結果を加算す
ることにより２進化１０進形態データから２進形態デー
タへの変換を行う。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示す図である。ここでは、
−例として、１６ビツトの１０進データを２進データに
変換する場合について説明する。
−例として、１６ビツトの１０進データを２進データに
変換する場合について説明する。
２進加算器１７の一方の入力には、選択回路１６を介し
て変換回路１３の出力が与えられる。複数の１６ビツト
のレジスタを持つレジスタファイル１４および１５はマ
イクロプログラムにより、そのレジスタのアドレスｌ指
定、読出しおよび豊込みの制御が行なわれる。７フタ１
８は、本実施例では、４ビット単位でのビットシフトを
行なう。
て変換回路１３の出力が与えられる。複数の１６ビツト
のレジスタを持つレジスタファイル１４および１５はマ
イクロプログラムにより、そのレジスタのアドレスｌ指
定、読出しおよび豊込みの制御が行なわれる。７フタ１
８は、本実施例では、４ビット単位でのビットシフトを
行なう。
カウンタ１０およびカウンタ１０を制御するカウンタ制
御回路１１は、マイクロプログラムにより制御され、カ
ウンタ１０の下位２ビツトが変換回路１３に入力される
。レジスタファイル１４には変換すべき１６ビツト１０
進データが予め格納されている。変換回路１３は読出し
専用メモリ（ＲＯＭ）で構成でれ、その内容の概散を第
２図に示す０ 第２図において、■欄はカウンタ１０からの２ビツト入
力（Ｃ欄）とラッチ回路１２からの４ビツト入力（Ｄａ
：ｔｏ進数表示しである）とにより表現されるアドレス
を示す。また、Ｏ欄はＲＯＭの各アドレスの内容を２進
数で示す。ＲＯＭの各アドレスの内容は次のようにして
決めである。
御回路１１は、マイクロプログラムにより制御され、カ
ウンタ１０の下位２ビツトが変換回路１３に入力される
。レジスタファイル１４には変換すべき１６ビツト１０
進データが予め格納されている。変換回路１３は読出し
専用メモリ（ＲＯＭ）で構成でれ、その内容の概散を第
２図に示す０ 第２図において、■欄はカウンタ１０からの２ビツト入
力（Ｃ欄）とラッチ回路１２からの４ビツト入力（Ｄａ
：ｔｏ進数表示しである）とにより表現されるアドレス
を示す。また、Ｏ欄はＲＯＭの各アドレスの内容を２進
数で示す。ＲＯＭの各アドレスの内容は次のようにして
決めである。
ここで、Ｄ欄の内容を１（１０進表現したもの）、Ｂｔ
ｕの内容をＢｉ（１０進表現したもの）とする。
ｕの内容をＢｉ（１０進表現したもの）とする。
Ｃ欄の内容が（００）の場合：Ｈ４＝ｉＣ欄の内容が（
０１）の場合：Ｂｉ＝ｉＸ１０Ｃ欄の内容が（１０）の
場合：Ｂｉ＝ｉＸ１０２Ｃ欄の内容が（１１）の場合：
旧＝ ｉ Ｘ １０３次に変換動作について説明する。
０１）の場合：Ｂｉ＝ｉＸ１０Ｃ欄の内容が（１０）の
場合：Ｂｉ＝ｉＸ１０２Ｃ欄の内容が（１１）の場合：
旧＝ ｉ Ｘ １０３次に変換動作について説明する。
最初に、（１）カウンタの内容０に設定し、レジスタフ
ァイル１４に格納嘔れている１０進データを選択回路１
６および加算回路１７を介してシフタ１８に転送する。
ァイル１４に格納嘔れている１０進データを選択回路１
６および加算回路１７を介してシフタ１８に転送する。
次に、シック１８内の最下位ビットから４ビツトをラッ
チ回路１２に転送する。
チ回路１２に転送する。
さらに、（２）部分和を格納するためのレジスタファイ
ル１５内のレジスタの内容を０にする。次に、（３）ラ
ッチ回路１２およびカウンタ１０の内容により変換回路
１３内の対応するアドレスをアクセスし、その内容とレ
ジスタファイル１５の内容とを加算器１７により２進加
算し、加算結果全シフタ１８を介してレジスタファイル
１５に格納するとともにカウンタ１０をカウントアツプ
する。次に１（４）ｌｉＪ シ１０ 進データをレジス
タファイル１４からシフタ１８に再度転送し、（５）シ
フタ１８内で最下位ビット方向に４ビツトシフトしたあ
と、 （６）最下位ビットから４ビツトをラッチ回路１
２に転送する。さらに、（７）ラッチ回路１２およびカ
ウンタ１０の内容により変換回路１３内の対応するアド
レスをアクセスし、その内容とレジスタファイル１５の
内容とを加算器１７により２進加算し、加算結果をシフ
タ１８を介し゛Ｃレジスタファイル１５に格納するとと
もにカウンタ１０をカウントアツプする。次に、（７）
前記（４）の動作を行ったあとシフタ ゛１８内で最
下位ビット方向に８ビツトシフトし、Ａｉ］記（６）お
よび（７）の動作を行う。さらに、（８）＠記（４）の
動作全行ったあとシフタ１８内で最下位ビット方向に１
２ビツトシフトし、前記（６）および（７）の動作を行
う。
ル１５内のレジスタの内容を０にする。次に、（３）ラ
ッチ回路１２およびカウンタ１０の内容により変換回路
１３内の対応するアドレスをアクセスし、その内容とレ
ジスタファイル１５の内容とを加算器１７により２進加
算し、加算結果全シフタ１８を介してレジスタファイル
１５に格納するとともにカウンタ１０をカウントアツプ
する。次に１（４）ｌｉＪ シ１０ 進データをレジス
タファイル１４からシフタ１８に再度転送し、（５）シ
フタ１８内で最下位ビット方向に４ビツトシフトしたあ
と、 （６）最下位ビットから４ビツトをラッチ回路１
２に転送する。さらに、（７）ラッチ回路１２およびカ
ウンタ１０の内容により変換回路１３内の対応するアド
レスをアクセスし、その内容とレジスタファイル１５の
内容とを加算器１７により２進加算し、加算結果をシフ
タ１８を介し゛Ｃレジスタファイル１５に格納するとと
もにカウンタ１０をカウントアツプする。次に、（７）
前記（４）の動作を行ったあとシフタ ゛１８内で最
下位ビット方向に８ビツトシフトし、Ａｉ］記（６）お
よび（７）の動作を行う。さらに、（８）＠記（４）の
動作全行ったあとシフタ１８内で最下位ビット方向に１
２ビツトシフトし、前記（６）および（７）の動作を行
う。
以上の動作を完了すると、レジスタファイル１５内に１
０進データを２進データに変換した値が得られる。
０進データを２進データに変換した値が得られる。
なお、本実施例においては、２進加ｎを行う毎にレジス
タファイル１４内から１０進データをシフタ１８に転送
したが、シフタ１８とは別に他の７フタを設けて、１０
進加ｎ−毎の２進データの転送を省略できるよう構成し
てもよい。また、複数桁全一度に変換するようにしても
よい。
タファイル１４内から１０進データをシフタ１８に転送
したが、シフタ１８とは別に他の７フタを設けて、１０
進加ｎ−毎の２進データの転送を省略できるよう構成し
てもよい。また、複数桁全一度に変換するようにしても
よい。
以上、本発明には、以上説明したように、１０進データ
の２進データへの変換の高速化を達成できるという効果
がある。
の２進データへの変換の高速化を達成できるという効果
がある。
第１図は本発明の一実施例を示すブロック図および第２
図は変換回路１３の内容を示す衣である。 図において、１０・・・・・・カウンタ、１１・・・・
・・カウンタコントロール、１２・・・・・・う、子回
路、１３・・・・・・変換回路、１４．１５・・・・・
・レジスタファイル、１６・・・・・・選択回路、１７
・・・・・・２進加算器、１８・・・・′・７フタ。 手続補正書（方式） １．事件の表示 昭和５８年特 許願第５２９４８
号２、発明の名称 １０進２進変換方式３、補正をす
る者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル５、補正命令の日付 昭和５８年６月ｚｇ日（発
送日）６ 補正の対象 明細書の「図面の簡単な説明」の欄 ７、 補正の内容 「図面の簡単な説明」の欄 第８頁第１行目の記載「表である」を「図である」と訂
正します。 ｚ′−ゝ・
図は変換回路１３の内容を示す衣である。 図において、１０・・・・・・カウンタ、１１・・・・
・・カウンタコントロール、１２・・・・・・う、子回
路、１３・・・・・・変換回路、１４．１５・・・・・
・レジスタファイル、１６・・・・・・選択回路、１７
・・・・・・２進加算器、１８・・・・′・７フタ。 手続補正書（方式） １．事件の表示 昭和５８年特 許願第５２９４８
号２、発明の名称 １０進２進変換方式３、補正をす
る者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル５、補正命令の日付 昭和５８年６月ｚｇ日（発
送日）６ 補正の対象 明細書の「図面の簡単な説明」の欄 ７、 補正の内容 「図面の簡単な説明」の欄 第８頁第１行目の記載「表である」を「図である」と訂
正します。 ｚ′−ゝ・
Claims (1)
- ２進化１０進形態データから２進形態データに変換する
ｌＯ進２進変換方式において、予め定め１０進形態テー
タ内の少なくとも１桁からなる部分桁を選択する選択手
段と、この選択された部分桁が前記２進化１０進形態デ
ータ内のどの部分桁であるかを示す桁位ｔｘ示手段〆と
、前記選択された部分桁を前記表示手段のべ示に基づい
て２進形態データ［変換する変換手段と、２進の加７ｉ
１．を行う加算手段とを備え、前記各部分桁毎に２進形
態データへの変換を行い各変換結果を加算することによ
り２進化１０進形態データから２進形態テータへの変換
を行うことを特徴とする１０進２進変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294883A JPS59177646A (ja) | 1983-03-29 | 1983-03-29 | １０進２進変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294883A JPS59177646A (ja) | 1983-03-29 | 1983-03-29 | １０進２進変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177646A true JPS59177646A (ja) | 1984-10-08 |
Family
ID=12929095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294883A Pending JPS59177646A (ja) | 1983-03-29 | 1983-03-29 | １０進２進変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177646A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203330A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Decimal-to-binary converting circuit |
-
1983
- 1983-03-29 JP JP5294883A patent/JPS59177646A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203330A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Decimal-to-binary converting circuit |
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