JPS59139445A - 3x3マトリクス式±5進化10進数の加算回路 - Google Patents
3x3マトリクス式±5進化10進数の加算回路Info
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- JPS59139445A JPS59139445A JP58012278A JP1227883A JPS59139445A JP S59139445 A JPS59139445 A JP S59139445A JP 58012278 A JP58012278 A JP 58012278A JP 1227883 A JP1227883 A JP 1227883A JP S59139445 A JPS59139445 A JP S59139445A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
2進数は1,2,4,8,16…のビツト列で表し、各
ビツト毎に加算して行く。
ビツト毎に加算して行く。
2進化10進数1桁は通常1,2,4,8の4ビツトで
表し,各ビツト毎に2進的に加えた後補正をする。
表し,各ビツト毎に2進的に加えた後補正をする。
昭和54年特許願第103846号「±5進数の同符号
、異符号別、加算補正回路」においても、±5進数1桁
を符号Sと数値1,2,4の3ビツト計4ビツトで表し
,各ビツト毎に2進的に加え補正する形になつている。
、異符号別、加算補正回路」においても、±5進数1桁
を符号Sと数値1,2,4の3ビツト計4ビツトで表し
,各ビツト毎に2進的に加え補正する形になつている。
この回路は1桁約190個のゲートを要し,ゲート段数
は6段の直列加算回路である。(例えば10桁ならばこ
の回路で10回加算するか、この回路を10段つなぐ)
昭和55年特許願第168172号「±5進並列加算回
路」は±5進1桁を符号Sと数値0,1,2,3,4,
5の6ビツト計7ビツトで表し,A0〜5の6信号とB
0〜5の6信号でマトリツクスを作り,36ケの各交点
に二信号を入力とするANDゲートをおき、それらの出
力を加算出力とする。本回路は1桁当り約109ケのゲ
ートを要する。10桁ならばこれを10組横に列べる。
は6段の直列加算回路である。(例えば10桁ならばこ
の回路で10回加算するか、この回路を10段つなぐ)
昭和55年特許願第168172号「±5進並列加算回
路」は±5進1桁を符号Sと数値0,1,2,3,4,
5の6ビツト計7ビツトで表し,A0〜5の6信号とB
0〜5の6信号でマトリツクスを作り,36ケの各交点
に二信号を入力とするANDゲートをおき、それらの出
力を加算出力とする。本回路は1桁当り約109ケのゲ
ートを要する。10桁ならばこれを10組横に列べる。
ゲート段数は8段である。
上記2例をI,IIと名付け,共に並列とした場合,1
桁当りゲート数と全段数は大体第1表の様になる。
桁当りゲート数と全段数は大体第1表の様になる。
第1表
この様にマトリツクス式にするとゲート数も段数もへら
すことが出来る。
すことが出来る。
■しIの2進式は1桁を4ビツトで表しているのに対し
,IIのマトリツクス式は1桁7ビツト要し,記憶場所
を擇山要する点が不利である。尤も記憶は4ビツトとし
,加算機に入れる前に7ビツトに変換する方法もあるが
、変換回路に余分のゲート数と段数を要する。なおこの
変換はマトリツクスの中に組みこんでしまう事も出来る
が,その場合は各交点のANDゲートの入力数がふえる
ことになる。
,IIのマトリツクス式は1桁7ビツト要し,記憶場所
を擇山要する点が不利である。尤も記憶は4ビツトとし
,加算機に入れる前に7ビツトに変換する方法もあるが
、変換回路に余分のゲート数と段数を要する。なおこの
変換はマトリツクスの中に組みこんでしまう事も出来る
が,その場合は各交点のANDゲートの入力数がふえる
ことになる。
何れにしろマトリツクス式はゲート数と段数において有
利だし,2進式はメモリ容量において有利である。
利だし,2進式はメモリ容量において有利である。
それならば2進式4ビツト(符号Sを除けば3ビツト)
のまゝマトリツクス式に出来ないであろうか。
のまゝマトリツクス式に出来ないであろうか。
数Aの1桁を4、2、1の重みを有する3つのビツト(
及びSビツト)、数Bの1桁も同様とし,Aの4,2,
1信号とBの4,2,1信号で3×3マトリツクスを作
り,各交点に二入力によるANDゲートを作る。
及びSビツト)、数Bの1桁も同様とし,Aの4,2,
1信号とBの4,2,1信号で3×3マトリツクスを作
り,各交点に二入力によるANDゲートを作る。
この場合例えばA2信号とB2信号がONの場合を考え
る。
る。
ONを1,OFFを0で表せばこの時は 421
A 010
B 010
となる。しかし2信号が共に1の場合はこの他にも
A 010,011,011
B 011,010,011
と言つた場合があり,22信号だけでは答を定めること
は出来ない。
は出来ない。
又Aの1信号とBの1信号のANDについてもA 00
1,011,001,011 B 001,001,011,011 A 101,001,101 B 001,101,101 の様に多くの場合があり,3×3マトリツクスの出力を
元に加算出力を決めることは容易でない。
1,011,001,011 B 001,001,011,011 A 101,001,101 B 001,101,101 の様に多くの場合があり,3×3マトリツクスの出力を
元に加算出力を決めることは容易でない。
この様な問題を解決し,簡単な±5進加算マトリツクス
を作つて電算機の高速化に役立てようと言うのが本発明
の目的である。
を作つて電算機の高速化に役立てようと言うのが本発明
の目的である。
この問題の解決法として±5進数のコードを第2表のよ
うに定めることにした。
うに定めることにした。
第2表
上の様にすると5,4,3と2,1,0は3信号のある
なしを除けば全く同じ形をしている。
なしを除けば全く同じ形をしている。
そこで数Aの2,1,0(2NOTと1NOTのAND
)と数Bの2,1,0(同)信号でマトリツクスを作り
,各交点に二入力によるANDゲートを設ければ,各ゲ
ートの出力が加算出力を表し得る,勿論A、Bの3信号
のあるなしによつて変化するが、AB共3信号がある3
3信号,共にない00信号,一方のみにある03信号又
は30信号によつてマトリツクス出力を制■すれば正し
い答を得ることが出来る。
)と数Bの2,1,0(同)信号でマトリツクスを作り
,各交点に二入力によるANDゲートを設ければ,各ゲ
ートの出力が加算出力を表し得る,勿論A、Bの3信号
のあるなしによつて変化するが、AB共3信号がある3
3信号,共にない00信号,一方のみにある03信号又
は30信号によつてマトリツクス出力を制■すれば正し
い答を得ることが出来る。
第1図は±5進1桁用メモリを示す。
第3表
第3表はAの2,1,0とBの2,1,0信号によるマ
トリツクスの九つの交点22,21,12,20,02
,11,10,01,00(3信号が共にない00と区
別するためマトリツクスの00はZと示す)の出力値を
A,Bの+− 3信号のあるなし別に示したものである
。
トリツクスの九つの交点22,21,12,20,02
,11,10,01,00(3信号が共にない00と区
別するためマトリツクスの00はZと示す)の出力値を
A,Bの+− 3信号のあるなし別に示したものである
。
なおσはAB同符号,σはAB異符号を示す。
δはA,B3信号が共にないか共にある場合,δは一方
のみ3信号がある場合である。
のみ3信号がある場合である。
±5進において0は常に正とする。その結果,表中斜線
は起りえない場合を示す。
は起りえない場合を示す。
例えばZ出力はAB共に正の場合
3信号00ならば 0+0=0
33ならば 3+3=14
03ならば 0+3=3
30ならば 3+0=3
AB共に負の場合は
3信号00ならば 0+0 起りえない33ならば 3
+3=14 03ならば 0+3 起りえない 30ならば 3+0 起りえない と言う様になる。
+3=14 03ならば 0+3 起りえない 30ならば 3+0 起りえない と言う様になる。
第2図は第3表をもとに出力の符号が正の場合を示す。
0はそのまゝ0と示し,5は5又は5と示す。斜線は勿
論起りえない場合である。
論起りえない場合である。
出力5に関しては下の桁から桁上1があつた場合,15
と出力しておけば 15+1=14, 5に関しては下の桁から桁上1があつた場合,15と出
力しておけば 15+1=14 となる様に、再桁上ひいては順送り桁上が防げるので符
号は別に考える。これについては後述する。
と出力しておけば 15+1=14, 5に関しては下の桁から桁上1があつた場合,15と出
力しておけば 15+1=14 となる様に、再桁上ひいては順送り桁上が防げるので符
号は別に考える。これについては後述する。
第3図が加算回路である。数Aの2,1,0信号と数B
の2,1,0信号でマトリツクスを作り,各交点には二
入力によるANDゲートがおいてある。■し交点00(
Z)はA2NOT,A1NOT,B2NOT,B1NO
Tの4入力のANDゲートである。
の2,1,0信号でマトリツクスを作り,各交点には二
入力によるANDゲートがおいてある。■し交点00(
Z)はA2NOT,A1NOT,B2NOT,B1NO
Tの4入力のANDゲートである。
先づ22出力について,第3表を見ると出力(1桁)は
4と3と0の事がある。この場合択山ある3,0を主出
力,4を副出力と名付ける。
4と3と0の事がある。この場合択山ある3,0を主出
力,4を副出力と名付ける。
マトリツクスの上にはORゲートR5〜0があり,全て
の出力をこれに入れる。今の22出力はR4とR3,R
Oに入つている。
の出力をこれに入れる。今の22出力はR4とR3,R
Oに入つている。
ORゲートRの先にはANDゲートHがあり,H3には
δ信号(β側),H4,HOにはδ信号(β側)がつい
ている。δ,δ信号にはα側もあるが,22信号はα側
のδ,δに入つているのでα側はONと定つているので
,今は数の選択に無関係である。
δ信号(β側),H4,HOにはδ信号(β側)がつい
ている。δ,δ信号にはα側もあるが,22信号はα側
のδ,δに入つているのでα側はONと定つているので
,今は数の選択に無関係である。
δ信号とは00信号と33信号のOR,δ信号とは03
信号と30信号のORである。
信号と30信号のORである。
今はβのδONの時はH30Nで主出力3が出力され,
βのδONの時はHOONで主出力0が出力される,副
出力H4にもδが接続されているが,H4の先のh4に
はHOのNOTが接続されているので,HOONの時4
は出力されない。
βのδONの時はHOONで主出力0が出力される,副
出力H4にもδが接続されているが,H4の先のh4に
はHOのNOTが接続されているので,HOONの時4
は出力されない。
図の右方にあるANDゲート00σがONの時はHOが
カツトされ,副出力h4が導通する。
カツトされ,副出力h4が導通する。
以上の様にして第3表22の通りの答が得られる。
HOには33σのNOTも入つているが,33σは22
信号でカツトされているから,今はOFで,HOをカツ
トすることはない。
信号でカツトされているから,今はOFで,HOをカツ
トすることはない。
第4表
第3表を見ると,21,12,10,01の時はδの時
1と3 δの時 4と2 が出力される,このグループをαとする。
1と3 δの時 4と2 が出力される,このグループをαとする。
22,2,20,02,11の時は反対にδの時 4と
2と0 δの時 1と3と5 が出力される。このグループをβとする。
2と0 δの時 1と3と5 が出力される。このグループをβとする。
そこでαグループではβ側のδ,δには信号を入れてお
き,これらは常時ONとし,数の選択には無関係とし,
α側のδ,δで数が選されるようにする。
き,これらは常時ONとし,数の選択には無関係とし,
α側のδ,δで数が選されるようにする。
且つ通常は主出力が選択され、03σ,30σ,00σ
,33σのどれかが働く時、主出力はカツトされ,副出
力が出力される。αグループ,βグループとδ,δの関
係を第4表に示す。
,33σのどれかが働く時、主出力はカツトされ,副出
力が出力される。αグループ,βグループとδ,δの関
係を第4表に示す。
なお00σ等の四つのゲートがどの様に働くかを第4図
に示す。
に示す。
又例えば00σはH0とH1に働くが,10,01,Z
の時、00σは働いてはいけない。従つてこれらの信号
で00σはカツトしてある。
の時、00σは働いてはいけない。従つてこれらの信号
で00σはカツトしてある。
他についても第4図に示してある。
以上によつて第3図は組み立てられており,これによつ
て第3表の答が忠実に出力される。
て第3表の答が忠実に出力される。
第2図は第3表をもとに出力の正の場合を示したもので
ある。
ある。
■し0は0と示してあり,5は5又は5と示してある。
斜線は起り得ない場合である。
第2図に従つた符号回路を第6図に示す。第2図におい
て,00++,33−−,30+−,03−+は常に正
であるから,これらの信号を集め、正符号信号Sゲトに
入れてある。その他22の33は金て0で正だから、こ
れもSえ入れてある。
て,00++,33−−,30+−,03−+は常に正
であるから,これらの信号を集め、正符号信号Sゲトに
入れてある。その他22の33は金て0で正だから、こ
れもSえ入れてある。
以上で第2図の各場合の左上の四つ,右下の四つについ
てはすんだ。
てはすんだ。
そこでそれ以外については++,−−,+−,−+の各
場合について考える。
場合について考える。
先づ++の場合は00と33の場合をカツトした上,2
A,2Bと11でカツトすればよい。(5は別に考える
)ここで2Aとか2Bと言うのは数Aの2信号,数Bの
2信号と言うことである。つまりこうしておけば22,
21,12,20,02及び11でカツトしたことにな
る。
A,2Bと11でカツトすればよい。(5は別に考える
)ここで2Aとか2Bと言うのは数Aの2信号,数Bの
2信号と言うことである。つまりこうしておけば22,
21,12,20,02及び11でカツトしたことにな
る。
−−の場合も同様である。
+−の場合には03,30でカツトしておいた上に,0
1,02,12でカツトすればよい。
1,02,12でカツトすればよい。
−+の場合も同様である。
第7図は5,5に関する桁上と符号に関する回路である
。
。
5については下桁が++(図でL.Oと示す)の場合は
15と出力する。こうしておけば下桁から桁上1があつ
ても 15+1=14 となつて■桁上が生じないからである。
15と出力する。こうしておけば下桁から桁上1があつ
ても 15+1=14 となつて■桁上が生じないからである。
そこで第7図の15ゲートは++信号の時,00と33
でカツトした上,10,01,Zでカツトしている。
でカツトした上,10,01,Zでカツトしている。
こうしておくと第7図の5の場合で下桁が++(L.O
)の時,桁上D1が送られることになる。■しこの回路
は22,21,12でも++(L.O)の時にもD1が
出てしまうことになるが,ここはもともと13か14と
D1の出る場所だから支障ない。5,5以外の桁上は後
で述べる。
)の時,桁上D1が送られることになる。■しこの回路
は22,21,12でも++(L.O)の時にもD1が
出てしまうことになるが,ここはもともと13か14と
D1の出る場所だから支障ない。5,5以外の桁上は後
で述べる。
5を5と出力するゲートが図の5ゲートである。
このゲートには++信号の他に++(L.O)のNOT
がついている。下桁が++でない場合は決して正の桁が
出ることはないから5は5のまゝでよい。
がついている。下桁が++でない場合は決して正の桁が
出ることはないから5は5のまゝでよい。
このゲートは00,33でカツトした上,22,21,
12でカツトすればよい。5ゲートからは正符号信号S
が送られる。こうしておくと10,01,Zの同じ位置
からも正信号が送られることになるが,ここらは第3表
に示す如くもともと4或いは3で正信号を送るべき場所
だから支障ない。
12でカツトすればよい。5ゲートからは正符号信号S
が送られる。こうしておくと10,01,Zの同じ位置
からも正信号が送られることになるが,ここらは第3表
に示す如くもともと4或いは3で正信号を送るべき場所
だから支障ない。
5に関しては下桁が++(L,O)でない場合は15と
出力する。
出力する。
−−の場合は00,33でカツトした上,10,01,
Zでカツトする。このゲートからは負の桁上d1とS信
号が出る。本ゲートによると22,21,12の同じ場
所からもd1とS信号が出ることになるが,これらはも
ともと13又は14とd1とS信号を出すべき場所だか
らさしつかえない。
Zでカツトする。このゲートからは負の桁上d1とS信
号が出る。本ゲートによると22,21,12の同じ場
所からもd1とS信号が出ることになるが,これらはも
ともと13又は14とd1とS信号を出すべき場所だか
らさしつかえない。
あとは02の+−,03と言う場所で++(L.O)N
OTの時,20の−+,30と言う場所で++(L.O
)NOTの時に,5は15となつてd1とS信号が出る
。
OTの時,20の−+,30と言う場所で++(L.O
)NOTの時に,5は15となつてd1とS信号が出る
。
第5図は桁上回路である。
第3表より桁上D1の出るのは(5は除いて)++でO
Aでも,OBでもなく,且ついでもない場合と++で3
3の場合である。
Aでも,OBでもなく,且ついでもない場合と++で3
3の場合である。
桁上d1の出るのは(5を除いて)−−でOAでも、O
Bでもなく、且ついでもない場合と−−で33の場合で
ある。
Bでもなく、且ついでもない場合と−−で33の場合で
ある。
桁上と正符号信号はこの他に5又は5によるものを加え
ればよい。
ればよい。
以上で±5進1桁の二数A,Bの加算は完了する。
下からの桁上が今求めた正負の5〜0に加えられる、こ
の時に■桁上は起らない。故に並列加算でも桁上早送り
回路は不要である。
の時に■桁上は起らない。故に並列加算でも桁上早送り
回路は不要である。
本加算回路のゲート段数は3段(第3図hゲートは決の
桁上加算回路に組み込まれる)、次の桁上加算回路2段
を加えても5段である。
桁上加算回路に組み込まれる)、次の桁上加算回路2段
を加えても5段である。
これは並列加算回路として世界最高速と考えられる。(
2進以上) なお第3図の00σのゲートは++信号と−−信号のO
Rが接続されていると見れば,3段目のゲートとなるが
,+−信号のNOTと,−+信号のNOTを接続するこ
とで2段目のゲートとなる。33σ,03σ,30σに
ついても同様である。
2進以上) なお第3図の00σのゲートは++信号と−−信号のO
Rが接続されていると見れば,3段目のゲートとなるが
,+−信号のNOTと,−+信号のNOTを接続するこ
とで2段目のゲートとなる。33σ,03σ,30σに
ついても同様である。
ゲート5段とした場合,各ゲートの入力線数はSを除い
て7本以下である。
て7本以下である。
第6図のORゲートSは5,5信号からのものを加える
と9本になるが,これも第7図の右側二つの15ゲート
を+−,−+,−−(何れもL.O)毎にもう一段下の
所で作り(二つのゲートが六つになる),一度ORゲー
トに集めてからSに入れればSの入力数も8本になる。
と9本になるが,これも第7図の右側二つの15ゲート
を+−,−+,−−(何れもL.O)毎にもう一段下の
所で作り(二つのゲートが六つになる),一度ORゲー
トに集めてからSに入れればSの入力数も8本になる。
以上を従来の以下I,II,IIIと比較すると,I昭
和54年特許願第103846号 ±5進数の同符号,異符号別,加算補正回路II 同
55 同 168172号±5進並列加算回路 III 同 56 同 041997号±5進数加算
回路の符号無しゲート 同 57 同 075650号 ±5進けた上早送り無し並列加算回路 IV 同 58 本発明 ±5進加算3×3マトリツクス 1桁ゲート数,段数等で第5表の様になり,本発明の優
れていることがわかる。
和54年特許願第103846号 ±5進数の同符号,異符号別,加算補正回路II 同
55 同 168172号±5進並列加算回路 III 同 56 同 041997号±5進数加算
回路の符号無しゲート 同 57 同 075650号 ±5進けた上早送り無し並列加算回路 IV 同 58 本発明 ±5進加算3×3マトリツクス 1桁ゲート数,段数等で第5表の様になり,本発明の優
れていることがわかる。
第5表
なおIIで4ビツトを用いようとすれば4→7の変換に
ゲートを要しゲート数と段数がふえる。
ゲートを要しゲート数と段数がふえる。
マトリツクスの中に変換回路を組み込むことも出来るが
,その場合は三角マトリツクスは使えずそのためゲート
数がふえ,又本発明第3図のRゲートに相当するゲート
の入力数が大部10本になり,これをへらそうと思えば
又段数がふえてしまう。
,その場合は三角マトリツクスは使えずそのためゲート
数がふえ,又本発明第3図のRゲートに相当するゲート
の入力数が大部10本になり,これをへらそうと思えば
又段数がふえてしまう。
本発明加算回路のゲート段数5段は2進に較べても少く
、高速技術計算用として有用である。
、高速技術計算用として有用である。
±5進数は2進数に較べ桁数も少く、本並列加算回路は
早送り桁上が無いため、横に列べて任意に桁数をふやせ
る等の利点もあり,加算の高速性とあわせて乗除算速度
の高速化に役立つ。
早送り桁上が無いため、横に列べて任意に桁数をふやせ
る等の利点もあり,加算の高速性とあわせて乗除算速度
の高速化に役立つ。
第1図は1桁メモリ、第2図は答が正になる場合の図,
第3図は加算回路,第4図は主出力カツトゲート,第5
図は桁上回路,第6図は符号ゲート,第7図は出力5の
処理回路である。 S:符号,A,B:±5進数,Z:AOとBOのAND
ゲート,R:ORゲート,H,h:ANDゲート,α,
β:グループ名,δ:二数共3信号があるか共にない信
号,δ:一方のみ3信号のある信号,σ:二数同符号信
号,σ:二数異符号信号,D:正桁上,d:負桁上,L
.O:1桁下の記号、である。 特許出願人 杉村勇吉
第3図は加算回路,第4図は主出力カツトゲート,第5
図は桁上回路,第6図は符号ゲート,第7図は出力5の
処理回路である。 S:符号,A,B:±5進数,Z:AOとBOのAND
ゲート,R:ORゲート,H,h:ANDゲート,α,
β:グループ名,δ:二数共3信号があるか共にない信
号,δ:一方のみ3信号のある信号,σ:二数同符号信
号,σ:二数異符号信号,D:正桁上,d:負桁上,L
.O:1桁下の記号、である。 特許出願人 杉村勇吉
Claims (1)
- ±5進数1桁を符号ビツトSと重み3,2,1の数値3
ビツト計4ビツトで表し,数Aの2,1,0(2NOT
とINOTのAND)信号と数Bの2,1,0(同)信
号でマトリツクスを作り各交点のAND出力を加算出力
とする事を特徴とする±5進加算3×3マトリツクス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58012278A JPS59139445A (ja) | 1983-01-28 | 1983-01-28 | 3x3マトリクス式±5進化10進数の加算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58012278A JPS59139445A (ja) | 1983-01-28 | 1983-01-28 | 3x3マトリクス式±5進化10進数の加算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59139445A true JPS59139445A (ja) | 1984-08-10 |
JPH0340863B2 JPH0340863B2 (ja) | 1991-06-20 |
Family
ID=11800894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58012278A Granted JPS59139445A (ja) | 1983-01-28 | 1983-01-28 | 3x3マトリクス式±5進化10進数の加算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59139445A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5280440A (en) * | 1991-10-09 | 1994-01-18 | Yukichi Sugimura | Parallel adding circuit using 3×3 matrix of ± quinary number representation |
JPH08187106A (ja) * | 1991-03-27 | 1996-07-23 | Asics Corp | スパイク金具 |
-
1983
- 1983-01-28 JP JP58012278A patent/JPS59139445A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08187106A (ja) * | 1991-03-27 | 1996-07-23 | Asics Corp | スパイク金具 |
US5280440A (en) * | 1991-10-09 | 1994-01-18 | Yukichi Sugimura | Parallel adding circuit using 3×3 matrix of ± quinary number representation |
Also Published As
Publication number | Publication date |
---|---|
JPH0340863B2 (ja) | 1991-06-20 |
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