JPS59139445A - ３ｘ３マトリクス式±５進化１０進数の加算回路 - Google Patents
３ｘ３マトリクス式±５進化１０進数の加算回路Info
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- JPS59139445A JPS59139445A JP58012278A JP1227883A JPS59139445A JP S59139445 A JPS59139445 A JP S59139445A JP 58012278 A JP58012278 A JP 58012278A JP 1227883 A JP1227883 A JP 1227883A JP S59139445 A JPS59139445 A JP S59139445A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２進数は１，２，４，８，１６…のビツト列で表し、各
ビツト毎に加算して行く。
ビツト毎に加算して行く。
２進化１０進数１桁は通常１，２，４，８の４ビツトで
表し，各ビツト毎に２進的に加えた後補正をする。
表し，各ビツト毎に２進的に加えた後補正をする。
昭和５４年特許願第１０３８４６号「±５進数の同符号
、異符号別、加算補正回路」においても、±５進数１桁
を符号Ｓと数値１，２，４の３ビツト計４ビツトで表し
，各ビツト毎に２進的に加え補正する形になつている。
、異符号別、加算補正回路」においても、±５進数１桁
を符号Ｓと数値１，２，４の３ビツト計４ビツトで表し
，各ビツト毎に２進的に加え補正する形になつている。
この回路は１桁約１９０個のゲートを要し，ゲート段数
は６段の直列加算回路である。（例えば１０桁ならばこ
の回路で１０回加算するか、この回路を１０段つなぐ）
昭和５５年特許願第１６８１７２号「±５進並列加算回
路」は±５進１桁を符号Ｓと数値０，１，２，３，４，
５の６ビツト計７ビツトで表し，Ａ０〜５の６信号とＢ
０〜５の６信号でマトリツクスを作り，３６ケの各交点
に二信号を入力とするＡＮＤゲートをおき、それらの出
力を加算出力とする。本回路は１桁当り約１０９ケのゲ
ートを要する。１０桁ならばこれを１０組横に列べる。
は６段の直列加算回路である。（例えば１０桁ならばこ
の回路で１０回加算するか、この回路を１０段つなぐ）
昭和５５年特許願第１６８１７２号「±５進並列加算回
路」は±５進１桁を符号Ｓと数値０，１，２，３，４，
５の６ビツト計７ビツトで表し，Ａ０〜５の６信号とＢ
０〜５の６信号でマトリツクスを作り，３６ケの各交点
に二信号を入力とするＡＮＤゲートをおき、それらの出
力を加算出力とする。本回路は１桁当り約１０９ケのゲ
ートを要する。１０桁ならばこれを１０組横に列べる。
ゲート段数は８段である。
上記２例をＩ，ＩＩと名付け，共に並列とした場合，１
桁当りゲート数と全段数は大体第１表の様になる。
桁当りゲート数と全段数は大体第１表の様になる。
第１表
この様にマトリツクス式にするとゲート数も段数もへら
すことが出来る。
すことが出来る。
■しＩの２進式は１桁を４ビツトで表しているのに対し
，ＩＩのマトリツクス式は１桁７ビツト要し，記憶場所
を擇山要する点が不利である。尤も記憶は４ビツトとし
，加算機に入れる前に７ビツトに変換する方法もあるが
、変換回路に余分のゲート数と段数を要する。なおこの
変換はマトリツクスの中に組みこんでしまう事も出来る
が，その場合は各交点のＡＮＤゲートの入力数がふえる
ことになる。
，ＩＩのマトリツクス式は１桁７ビツト要し，記憶場所
を擇山要する点が不利である。尤も記憶は４ビツトとし
，加算機に入れる前に７ビツトに変換する方法もあるが
、変換回路に余分のゲート数と段数を要する。なおこの
変換はマトリツクスの中に組みこんでしまう事も出来る
が，その場合は各交点のＡＮＤゲートの入力数がふえる
ことになる。
何れにしろマトリツクス式はゲート数と段数において有
利だし，２進式はメモリ容量において有利である。
利だし，２進式はメモリ容量において有利である。
それならば２進式４ビツト（符号Ｓを除けば３ビツト）
のまゝマトリツクス式に出来ないであろうか。
のまゝマトリツクス式に出来ないであろうか。
数Ａの１桁を４、２、１の重みを有する３つのビツト（
及びＳビツト）、数Ｂの１桁も同様とし，Ａの４，２，
１信号とＢの４，２，１信号で３×３マトリツクスを作
り，各交点に二入力によるＡＮＤゲートを作る。
及びＳビツト）、数Ｂの１桁も同様とし，Ａの４，２，
１信号とＢの４，２，１信号で３×３マトリツクスを作
り，各交点に二入力によるＡＮＤゲートを作る。
この場合例えばＡ２信号とＢ２信号がＯＮの場合を考え
る。
る。
ＯＮを１，ＯＦＦを０で表せばこの時は ４２１
Ａ ０１０
Ｂ ０１０
となる。しかし２信号が共に１の場合はこの他にも
Ａ ０１０，０１１，０１１
Ｂ ０１１，０１０，０１１
と言つた場合があり，２２信号だけでは答を定めること
は出来ない。
は出来ない。
又Ａの１信号とＢの１信号のＡＮＤについてもＡ ００
１，０１１，００１，０１１ Ｂ ００１，００１，０１１，０１１ Ａ １０１，００１，１０１ Ｂ ００１，１０１，１０１ の様に多くの場合があり，３×３マトリツクスの出力を
元に加算出力を決めることは容易でない。
１，０１１，００１，０１１ Ｂ ００１，００１，０１１，０１１ Ａ １０１，００１，１０１ Ｂ ００１，１０１，１０１ の様に多くの場合があり，３×３マトリツクスの出力を
元に加算出力を決めることは容易でない。
この様な問題を解決し，簡単な±５進加算マトリツクス
を作つて電算機の高速化に役立てようと言うのが本発明
の目的である。
を作つて電算機の高速化に役立てようと言うのが本発明
の目的である。
この問題の解決法として±５進数のコードを第２表のよ
うに定めることにした。
うに定めることにした。
第２表
上の様にすると５，４，３と２，１，０は３信号のある
なしを除けば全く同じ形をしている。
なしを除けば全く同じ形をしている。
そこで数Ａの２，１，０（２ＮＯＴと１ＮＯＴのＡＮＤ
）と数Ｂの２，１，０（同）信号でマトリツクスを作り
，各交点に二入力によるＡＮＤゲートを設ければ，各ゲ
ートの出力が加算出力を表し得る，勿論Ａ、Ｂの３信号
のあるなしによつて変化するが、ＡＢ共３信号がある３
３信号，共にない００信号，一方のみにある０３信号又
は３０信号によつてマトリツクス出力を制■すれば正し
い答を得ることが出来る。
）と数Ｂの２，１，０（同）信号でマトリツクスを作り
，各交点に二入力によるＡＮＤゲートを設ければ，各ゲ
ートの出力が加算出力を表し得る，勿論Ａ、Ｂの３信号
のあるなしによつて変化するが、ＡＢ共３信号がある３
３信号，共にない００信号，一方のみにある０３信号又
は３０信号によつてマトリツクス出力を制■すれば正し
い答を得ることが出来る。
第１図は±５進１桁用メモリを示す。
第３表
第３表はＡの２，１，０とＢの２，１，０信号によるマ
トリツクスの九つの交点２２，２１，１２，２０，０２
，１１，１０，０１，００（３信号が共にない００と区
別するためマトリツクスの００はＺと示す）の出力値を
Ａ，Ｂの＋− ３信号のあるなし別に示したものである
。
トリツクスの九つの交点２２，２１，１２，２０，０２
，１１，１０，０１，００（３信号が共にない００と区
別するためマトリツクスの００はＺと示す）の出力値を
Ａ，Ｂの＋− ３信号のあるなし別に示したものである
。
なおσはＡＢ同符号，σはＡＢ異符号を示す。
δはＡ，Ｂ３信号が共にないか共にある場合，δは一方
のみ３信号がある場合である。
のみ３信号がある場合である。
±５進において０は常に正とする。その結果，表中斜線
は起りえない場合を示す。
は起りえない場合を示す。
例えばＺ出力はＡＢ共に正の場合
３信号００ならば ０＋０＝０
３３ならば ３＋３＝１４
０３ならば ０＋３＝３
３０ならば ３＋０＝３
ＡＢ共に負の場合は
３信号００ならば ０＋０ 起りえない３３ならば ３
＋３＝１４ ０３ならば ０＋３ 起りえない ３０ならば ３＋０ 起りえない と言う様になる。
＋３＝１４ ０３ならば ０＋３ 起りえない ３０ならば ３＋０ 起りえない と言う様になる。
第２図は第３表をもとに出力の符号が正の場合を示す。
０はそのまゝ０と示し，５は５又は５と示す。斜線は勿
論起りえない場合である。
論起りえない場合である。
出力５に関しては下の桁から桁上１があつた場合，１５
と出力しておけば １５＋１＝１４， ５に関しては下の桁から桁上１があつた場合，１５と出
力しておけば １５＋１＝１４ となる様に、再桁上ひいては順送り桁上が防げるので符
号は別に考える。これについては後述する。
と出力しておけば １５＋１＝１４， ５に関しては下の桁から桁上１があつた場合，１５と出
力しておけば １５＋１＝１４ となる様に、再桁上ひいては順送り桁上が防げるので符
号は別に考える。これについては後述する。
第３図が加算回路である。数Ａの２，１，０信号と数Ｂ
の２，１，０信号でマトリツクスを作り，各交点には二
入力によるＡＮＤゲートがおいてある。■し交点００（
Ｚ）はＡ２ＮＯＴ，Ａ１ＮＯＴ，Ｂ２ＮＯＴ，Ｂ１ＮＯ
Ｔの４入力のＡＮＤゲートである。
の２，１，０信号でマトリツクスを作り，各交点には二
入力によるＡＮＤゲートがおいてある。■し交点００（
Ｚ）はＡ２ＮＯＴ，Ａ１ＮＯＴ，Ｂ２ＮＯＴ，Ｂ１ＮＯ
Ｔの４入力のＡＮＤゲートである。
先づ２２出力について，第３表を見ると出力（１桁）は
４と３と０の事がある。この場合択山ある３，０を主出
力，４を副出力と名付ける。
４と３と０の事がある。この場合択山ある３，０を主出
力，４を副出力と名付ける。
マトリツクスの上にはＯＲゲートＲ５〜０があり，全て
の出力をこれに入れる。今の２２出力はＲ４とＲ３，Ｒ
Ｏに入つている。
の出力をこれに入れる。今の２２出力はＲ４とＲ３，Ｒ
Ｏに入つている。
ＯＲゲートＲの先にはＡＮＤゲートＨがあり，Ｈ３には
δ信号（β側），Ｈ４，ＨＯにはδ信号（β側）がつい
ている。δ，δ信号にはα側もあるが，２２信号はα側
のδ，δに入つているのでα側はＯＮと定つているので
，今は数の選択に無関係である。
δ信号（β側），Ｈ４，ＨＯにはδ信号（β側）がつい
ている。δ，δ信号にはα側もあるが，２２信号はα側
のδ，δに入つているのでα側はＯＮと定つているので
，今は数の選択に無関係である。
δ信号とは００信号と３３信号のＯＲ，δ信号とは０３
信号と３０信号のＯＲである。
信号と３０信号のＯＲである。
今はβのδＯＮの時はＨ３０Ｎで主出力３が出力され，
βのδＯＮの時はＨＯＯＮで主出力０が出力される，副
出力Ｈ４にもδが接続されているが，Ｈ４の先のｈ４に
はＨＯのＮＯＴが接続されているので，ＨＯＯＮの時４
は出力されない。
βのδＯＮの時はＨＯＯＮで主出力０が出力される，副
出力Ｈ４にもδが接続されているが，Ｈ４の先のｈ４に
はＨＯのＮＯＴが接続されているので，ＨＯＯＮの時４
は出力されない。
図の右方にあるＡＮＤゲート００σがＯＮの時はＨＯが
カツトされ，副出力ｈ４が導通する。
カツトされ，副出力ｈ４が導通する。
以上の様にして第３表２２の通りの答が得られる。
ＨＯには３３σのＮＯＴも入つているが，３３σは２２
信号でカツトされているから，今はＯＦで，ＨＯをカツ
トすることはない。
信号でカツトされているから，今はＯＦで，ＨＯをカツ
トすることはない。
第４表
第３表を見ると，２１，１２，１０，０１の時はδの時
１と３ δの時 ４と２ が出力される，このグループをαとする。
１と３ δの時 ４と２ が出力される，このグループをαとする。
２２，２，２０，０２，１１の時は反対にδの時 ４と
２と０ δの時 １と３と５ が出力される。このグループをβとする。
２と０ δの時 １と３と５ が出力される。このグループをβとする。
そこでαグループではβ側のδ，δには信号を入れてお
き，これらは常時ＯＮとし，数の選択には無関係とし，
α側のδ，δで数が選されるようにする。
き，これらは常時ＯＮとし，数の選択には無関係とし，
α側のδ，δで数が選されるようにする。
且つ通常は主出力が選択され、０３σ，３０σ，００σ
，３３σのどれかが働く時、主出力はカツトされ，副出
力が出力される。αグループ，βグループとδ，δの関
係を第４表に示す。
，３３σのどれかが働く時、主出力はカツトされ，副出
力が出力される。αグループ，βグループとδ，δの関
係を第４表に示す。
なお００σ等の四つのゲートがどの様に働くかを第４図
に示す。
に示す。
又例えば００σはＨ０とＨ１に働くが，１０，０１，Ｚ
の時、００σは働いてはいけない。従つてこれらの信号
で００σはカツトしてある。
の時、００σは働いてはいけない。従つてこれらの信号
で００σはカツトしてある。
他についても第４図に示してある。
以上によつて第３図は組み立てられており，これによつ
て第３表の答が忠実に出力される。
て第３表の答が忠実に出力される。
第２図は第３表をもとに出力の正の場合を示したもので
ある。
ある。
■し０は０と示してあり，５は５又は５と示してある。
斜線は起り得ない場合である。
第２図に従つた符号回路を第６図に示す。第２図におい
て，００＋＋，３３−−，３０＋−，０３−＋は常に正
であるから，これらの信号を集め、正符号信号Ｓゲトに
入れてある。その他２２の３３は金て０で正だから、こ
れもＳえ入れてある。
て，００＋＋，３３−−，３０＋−，０３−＋は常に正
であるから，これらの信号を集め、正符号信号Ｓゲトに
入れてある。その他２２の３３は金て０で正だから、こ
れもＳえ入れてある。
以上で第２図の各場合の左上の四つ，右下の四つについ
てはすんだ。
てはすんだ。
そこでそれ以外については＋＋，−−，＋−，−＋の各
場合について考える。
場合について考える。
先づ＋＋の場合は００と３３の場合をカツトした上，２
Ａ，２Ｂと１１でカツトすればよい。（５は別に考える
）ここで２Ａとか２Ｂと言うのは数Ａの２信号，数Ｂの
２信号と言うことである。つまりこうしておけば２２，
２１，１２，２０，０２及び１１でカツトしたことにな
る。
Ａ，２Ｂと１１でカツトすればよい。（５は別に考える
）ここで２Ａとか２Ｂと言うのは数Ａの２信号，数Ｂの
２信号と言うことである。つまりこうしておけば２２，
２１，１２，２０，０２及び１１でカツトしたことにな
る。
−−の場合も同様である。
＋−の場合には０３，３０でカツトしておいた上に，０
１，０２，１２でカツトすればよい。
１，０２，１２でカツトすればよい。
−＋の場合も同様である。
第７図は５，５に関する桁上と符号に関する回路である
。
。
５については下桁が＋＋（図でＬ．Ｏと示す）の場合は
１５と出力する。こうしておけば下桁から桁上１があつ
ても １５＋１＝１４ となつて■桁上が生じないからである。
１５と出力する。こうしておけば下桁から桁上１があつ
ても １５＋１＝１４ となつて■桁上が生じないからである。
そこで第７図の１５ゲートは＋＋信号の時，００と３３
でカツトした上，１０，０１，Ｚでカツトしている。
でカツトした上，１０，０１，Ｚでカツトしている。
こうしておくと第７図の５の場合で下桁が＋＋（Ｌ．Ｏ
）の時，桁上Ｄ１が送られることになる。■しこの回路
は２２，２１，１２でも＋＋（Ｌ．Ｏ）の時にもＤ１が
出てしまうことになるが，ここはもともと１３か１４と
Ｄ１の出る場所だから支障ない。５，５以外の桁上は後
で述べる。
）の時，桁上Ｄ１が送られることになる。■しこの回路
は２２，２１，１２でも＋＋（Ｌ．Ｏ）の時にもＤ１が
出てしまうことになるが，ここはもともと１３か１４と
Ｄ１の出る場所だから支障ない。５，５以外の桁上は後
で述べる。
５を５と出力するゲートが図の５ゲートである。
このゲートには＋＋信号の他に＋＋（Ｌ．Ｏ）のＮＯＴ
がついている。下桁が＋＋でない場合は決して正の桁が
出ることはないから５は５のまゝでよい。
がついている。下桁が＋＋でない場合は決して正の桁が
出ることはないから５は５のまゝでよい。
このゲートは００，３３でカツトした上，２２，２１，
１２でカツトすればよい。５ゲートからは正符号信号Ｓ
が送られる。こうしておくと１０，０１，Ｚの同じ位置
からも正信号が送られることになるが，ここらは第３表
に示す如くもともと４或いは３で正信号を送るべき場所
だから支障ない。
１２でカツトすればよい。５ゲートからは正符号信号Ｓ
が送られる。こうしておくと１０，０１，Ｚの同じ位置
からも正信号が送られることになるが，ここらは第３表
に示す如くもともと４或いは３で正信号を送るべき場所
だから支障ない。
５に関しては下桁が＋＋（Ｌ，Ｏ）でない場合は１５と
出力する。
出力する。
−−の場合は００，３３でカツトした上，１０，０１，
Ｚでカツトする。このゲートからは負の桁上ｄ１とＳ信
号が出る。本ゲートによると２２，２１，１２の同じ場
所からもｄ１とＳ信号が出ることになるが，これらはも
ともと１３又は１４とｄ１とＳ信号を出すべき場所だか
らさしつかえない。
Ｚでカツトする。このゲートからは負の桁上ｄ１とＳ信
号が出る。本ゲートによると２２，２１，１２の同じ場
所からもｄ１とＳ信号が出ることになるが，これらはも
ともと１３又は１４とｄ１とＳ信号を出すべき場所だか
らさしつかえない。
あとは０２の＋−，０３と言う場所で＋＋（Ｌ．Ｏ）Ｎ
ＯＴの時，２０の−＋，３０と言う場所で＋＋（Ｌ．Ｏ
）ＮＯＴの時に，５は１５となつてｄ１とＳ信号が出る
。
ＯＴの時，２０の−＋，３０と言う場所で＋＋（Ｌ．Ｏ
）ＮＯＴの時に，５は１５となつてｄ１とＳ信号が出る
。
第５図は桁上回路である。
第３表より桁上Ｄ１の出るのは（５は除いて）＋＋でＯ
Ａでも，ＯＢでもなく，且ついでもない場合と＋＋で３
３の場合である。
Ａでも，ＯＢでもなく，且ついでもない場合と＋＋で３
３の場合である。
桁上ｄ１の出るのは（５を除いて）−−でＯＡでも、Ｏ
Ｂでもなく、且ついでもない場合と−−で３３の場合で
ある。
Ｂでもなく、且ついでもない場合と−−で３３の場合で
ある。
桁上と正符号信号はこの他に５又は５によるものを加え
ればよい。
ればよい。
以上で±５進１桁の二数Ａ，Ｂの加算は完了する。
下からの桁上が今求めた正負の５〜０に加えられる、こ
の時に■桁上は起らない。故に並列加算でも桁上早送り
回路は不要である。
の時に■桁上は起らない。故に並列加算でも桁上早送り
回路は不要である。
本加算回路のゲート段数は３段（第３図ｈゲートは決の
桁上加算回路に組み込まれる）、次の桁上加算回路２段
を加えても５段である。
桁上加算回路に組み込まれる）、次の桁上加算回路２段
を加えても５段である。
これは並列加算回路として世界最高速と考えられる。（
２進以上） なお第３図の００σのゲートは＋＋信号と−−信号のＯ
Ｒが接続されていると見れば，３段目のゲートとなるが
，＋−信号のＮＯＴと，−＋信号のＮＯＴを接続するこ
とで２段目のゲートとなる。３３σ，０３σ，３０σに
ついても同様である。
２進以上） なお第３図の００σのゲートは＋＋信号と−−信号のＯ
Ｒが接続されていると見れば，３段目のゲートとなるが
，＋−信号のＮＯＴと，−＋信号のＮＯＴを接続するこ
とで２段目のゲートとなる。３３σ，０３σ，３０σに
ついても同様である。
ゲート５段とした場合，各ゲートの入力線数はＳを除い
て７本以下である。
て７本以下である。
第６図のＯＲゲートＳは５，５信号からのものを加える
と９本になるが，これも第７図の右側二つの１５ゲート
を＋−，−＋，−−（何れもＬ．Ｏ）毎にもう一段下の
所で作り（二つのゲートが六つになる），一度ＯＲゲー
トに集めてからＳに入れればＳの入力数も８本になる。
と９本になるが，これも第７図の右側二つの１５ゲート
を＋−，−＋，−−（何れもＬ．Ｏ）毎にもう一段下の
所で作り（二つのゲートが六つになる），一度ＯＲゲー
トに集めてからＳに入れればＳの入力数も８本になる。
以上を従来の以下Ｉ，ＩＩ，ＩＩＩと比較すると，Ｉ昭
和５４年特許願第１０３８４６号 ±５進数の同符号，異符号別，加算補正回路ＩＩ 同
５５ 同 １６８１７２号±５進並列加算回路 ＩＩＩ 同 ５６ 同 ０４１９９７号±５進数加算
回路の符号無しゲート 同 ５７ 同 ０７５６５０号 ±５進けた上早送り無し並列加算回路 ＩＶ 同 ５８ 本発明 ±５進加算３×３マトリツクス １桁ゲート数，段数等で第５表の様になり，本発明の優
れていることがわかる。
和５４年特許願第１０３８４６号 ±５進数の同符号，異符号別，加算補正回路ＩＩ 同
５５ 同 １６８１７２号±５進並列加算回路 ＩＩＩ 同 ５６ 同 ０４１９９７号±５進数加算
回路の符号無しゲート 同 ５７ 同 ０７５６５０号 ±５進けた上早送り無し並列加算回路 ＩＶ 同 ５８ 本発明 ±５進加算３×３マトリツクス １桁ゲート数，段数等で第５表の様になり，本発明の優
れていることがわかる。
第５表
なおＩＩで４ビツトを用いようとすれば４→７の変換に
ゲートを要しゲート数と段数がふえる。
ゲートを要しゲート数と段数がふえる。
マトリツクスの中に変換回路を組み込むことも出来るが
，その場合は三角マトリツクスは使えずそのためゲート
数がふえ，又本発明第３図のＲゲートに相当するゲート
の入力数が大部１０本になり，これをへらそうと思えば
又段数がふえてしまう。
，その場合は三角マトリツクスは使えずそのためゲート
数がふえ，又本発明第３図のＲゲートに相当するゲート
の入力数が大部１０本になり，これをへらそうと思えば
又段数がふえてしまう。
本発明加算回路のゲート段数５段は２進に較べても少く
、高速技術計算用として有用である。
、高速技術計算用として有用である。
±５進数は２進数に較べ桁数も少く、本並列加算回路は
早送り桁上が無いため、横に列べて任意に桁数をふやせ
る等の利点もあり，加算の高速性とあわせて乗除算速度
の高速化に役立つ。
早送り桁上が無いため、横に列べて任意に桁数をふやせ
る等の利点もあり，加算の高速性とあわせて乗除算速度
の高速化に役立つ。
第１図は１桁メモリ、第２図は答が正になる場合の図，
第３図は加算回路，第４図は主出力カツトゲート，第５
図は桁上回路，第６図は符号ゲート，第７図は出力５の
処理回路である。 Ｓ：符号，Ａ，Ｂ：±５進数，Ｚ：ＡＯとＢＯのＡＮＤ
ゲート，Ｒ：ＯＲゲート，Ｈ，ｈ：ＡＮＤゲート，α，
β：グループ名，δ：二数共３信号があるか共にない信
号，δ：一方のみ３信号のある信号，σ：二数同符号信
号，σ：二数異符号信号，Ｄ：正桁上，ｄ：負桁上，Ｌ
．Ｏ：１桁下の記号、である。 特許出願人 杉村勇吉
第３図は加算回路，第４図は主出力カツトゲート，第５
図は桁上回路，第６図は符号ゲート，第７図は出力５の
処理回路である。 Ｓ：符号，Ａ，Ｂ：±５進数，Ｚ：ＡＯとＢＯのＡＮＤ
ゲート，Ｒ：ＯＲゲート，Ｈ，ｈ：ＡＮＤゲート，α，
β：グループ名，δ：二数共３信号があるか共にない信
号，δ：一方のみ３信号のある信号，σ：二数同符号信
号，σ：二数異符号信号，Ｄ：正桁上，ｄ：負桁上，Ｌ
．Ｏ：１桁下の記号、である。 特許出願人 杉村勇吉
Claims (1)
- ±５進数１桁を符号ビツトＳと重み３，２，１の数値３
ビツト計４ビツトで表し，数Ａの２，１，０（２ＮＯＴ
とＩＮＯＴのＡＮＤ）信号と数Ｂの２，１，０（同）信
号でマトリツクスを作り各交点のＡＮＤ出力を加算出力
とする事を特徴とする±５進加算３×３マトリツクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012278A JPS59139445A (ja) | 1983-01-28 | 1983-01-28 | ３ｘ３マトリクス式±５進化１０進数の加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012278A JPS59139445A (ja) | 1983-01-28 | 1983-01-28 | ３ｘ３マトリクス式±５進化１０進数の加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139445A true JPS59139445A (ja) | 1984-08-10 |
| JPH0340863B2 JPH0340863B2 (ja) | 1991-06-20 |
Family
ID=11800894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012278A Granted JPS59139445A (ja) | 1983-01-28 | 1983-01-28 | ３ｘ３マトリクス式±５進化１０進数の加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280440A (en) * | 1991-10-09 | 1994-01-18 | Yukichi Sugimura | Parallel adding circuit using 3×3 matrix of ± quinary number representation |
| JPH08187106A (ja) * | 1991-03-27 | 1996-07-23 | Asics Corp | スパイク金具 |
-
1983
- 1983-01-28 JP JP58012278A patent/JPS59139445A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08187106A (ja) * | 1991-03-27 | 1996-07-23 | Asics Corp | スパイク金具 |
| US5280440A (en) * | 1991-10-09 | 1994-01-18 | Yukichi Sugimura | Parallel adding circuit using 3×3 matrix of ± quinary number representation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340863B2 (ja) | 1991-06-20 |
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