JPS6138493B2

JPS6138493B2 -

Info

Publication number: JPS6138493B2
Application number: JP56080363A
Authority: JP
Inventors: Kazutoshi Eguchi; Hidemi Yamamoto
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-05-27
Filing date: 1981-05-27
Publication date: 1986-08-29
Also published as: JPS57196355A

Description

【発明の詳細な説明】本発明は10進数値列を扱うデータ処理装置に関
する。

データ処理装置において10進数値列を扱う場
合、SS型命令が用いられる。このSS型命令は事
務用命令として多用されるもので、第１図に示さ
れるように通常64ビツトで構成されている。図
中、OPは命令コード、Ｌ１は第１オペランドの
データ長、Ｌ２は第２オペランドのデータ長を表
わしている。この場合、第１、第２オペランドの
データ長はそれぞれＬ１＋１（バイト）、Ｌ２＋
１（バイト）である。また、Ｘ１，Ｄ１は第１オ
ペランドのアドレス、Ｘ２，Ｄ２は第２オペラン
ドのアドレスを表わしている。SS型命令は一般
に記憶装置内のオペランド同士で演算を行なう場
合に用いられる命令である。この命令において第
１オペランドはレジスタＸ１の内容Ｘ１とデイス
プレースメントＤ１との和で生成されるアドレス
より始まるＬ１＋１（バイト）である。また、第
２オペランドはレジスタX2の内容とデイスプレ
ースメントＤ２との和で生成されるアドレスより
始まるＬ２＋１（バイト）である。これら第１、
第２オペランド同士の演算結果は上記第１オペラ
ンドのアドレスより始まるＬ１＋１（バイト）に
格納される。このようなSS型命令は特にCOBOL
等の10進演算主体のプログラムに挿入されて使用
されるが、当該プログラムの走行に当り、10進数
値列の表現形式に起因する問題があつた。

以下、この問題について説明する。一般に10進
数値列の表現形式には、第２図イ〜ニに示される
ゾーン形式10進数と、第３図に示されるパツク形
式10進数とがある。図中、Ｓは符号（Sign）、Zi
はゾーン（Zone）、Diは１桁の数値（Digit）を示
している。第２図イ〜ニから明らかなように、ゾ
ーン形式10進数には、符号Ｓの前置きであるもの
（第２図ハ，ニ）、同じく後置きであるもの（第２
図イ，ロ）、符号Ｓが分離型であるもの（第２図
ロ，ニ）、同じく組み込み型であるもの（第２図
イ，ハ）のそれぞれの組み合わせで４種の表現形
式（後置きで組み込み型、後置きで分離型、前置
きで組み込み型、前置きで分離型）がある。この
ためこれらの符号処理が難かしく、ソフトウエア
による煩雑な処理が必要であつた。一方、パツク
形式10進数では、第３図に示されるように１バイ
トで符号および１桁（最下位桁）の数値、または
２桁の数値を表わすようになつている。このた
め、隅数桁のデータの場合、最左端（最上位桁）
の４ビツトの取り扱いが難しく（偶数桁指定の場
合に限つて最左端の４ビツトを演算に用いないよ
うにしなければならないため）、やはりソフトウ
エアによる煩雑な処理が必要であつた。また、演
算結果の絶対値化が必要な場合にもソフトウエア
で処理しなければならなかつた。このため従来の
データ処理装置では言語処理系の負担が極めて大
きく、これに伴なつて演算速度の高速化が図れな
い欠点があつた。

本発明は上記事情に鑑みてなされたものでその
目的は、ソフトウエアによる煩雑な処理を行なう
ことなしに10進数値列を取り扱うパツク命令が効
果的に実行でき、もつて言語処理系の負担の軽減
化および実行速度の高速化が図れるとともにプロ
グラムの実行効率が著しく向上するデータ処理装
置を提供することにある。

以下、本発明の一実施例を図面を参照して説明
する。第４図はデータ処理装置の要部構成を示す
もので、１０はクロツク信号TFOPによつて第１
オペランドのたとえば８ビツトデータが保持され
るレジスタ（第１レジスタ）である。レジスタ１
０の出力をRFOP＊で示す、２０はクロツク信号
TSOPによつて第２オペランドのたとえば８ビツ
トデータが保持されるレジスタ（第２レジスタ）
である。レジスタ２０の出力をRSOP＊で示す。
３０，４０はそれぞれレジスタ１０，２０に接続
され、第１オペランド、第２オペランドの符号部
を４ビツトの数値データに変換する符号／数値変
換器で、たとえばROM（Read Only Memory）
で構成される。５０は後述する信号Ｃ１SELに応
じてレジスタ１０の出力または符号／数値変換器
３０の出力のいずれか一方を選択出力するセレク
タ（第１セレクタ）である。本実施例においてセ
レクタ５０はＣ１SEL＝“０”でレジスタ１０の
出力を選択し、Ｃ１SEL＝“１”で符号／数値変
換器３０の出力を選択する。６０は後述する信号
Ｃ２SELに応じてレジスタ２０の出力または符
号／数値変換器４０の出力のいずれか一方を選択
出力するセレクタ（第２セレクタ）である。本実
施例においてセレクタ６０はＣ２SEL＝“０”で
レジスタ２０の出力を選択し、Ｃ２SEL＝“１”
で符号／数値変換器４０の出力を選択する。これ
らの各セレクタ５０，６０の出力をそれぞれ
DRSA＊，DRSB＊で示す。

７０はセレクタ５０，６０の各出力DRSA＊，
DRSB＊をそれぞれ入力とする演算回路である。
演算回路７０は加算、減算、垂算、除算、シフト
などの演算を行なう。演算回路７０の出力（８ビ
ツト）の上位４ビツトをDAOU＊で示し、下位
４ビツトをDAOL＊で示す。８０は演算回路７０
の出力DAOL＊、16進数値「Ｃ」、または16進数
値「Ｄ」のいずれか一方を後述する信号
CSING，CSGNPに応じて選択出力するセレクタ
（第３セレクタ）である。セレクタ８０はCSIGN
＝“０”で出力DAOL＊を選択し、CSIGN＝
“１”、CSGNP＝“１”で16進数値「Ｃ」を選択
し、CSIGN＝“１”、CSGNP＝“０”で16進数値
「Ｄ」を選択する。９０は演算回路７０の出力
DAOU＊、または16進数値「０」のいずれか一
方を後述する信号CDIGTに応じて選択出力する
セレクタ（第４セレクタ）である。セレクタ９０
はCDIGT＝“０”で出力DAOU＊を選択し、
CDIGT＝“１”で16進数値「０」を選択する。こ
れらの各セレクタ８０，９０の出力をそれぞれ
DRLL＊，DRLU＊で示す。１００，１１０はセ
レクタ９０の出力DRLU＊が入力されるレジス
タ、１２０，１３０はセレクタ８０の出力DRLL
＊が入力されるレジスタである。上記出力DRLU
＊は、それぞれ信号CERSA，CERSCが論理
“１”であるときに、クロツク信号TRSLによつ
て対応するレジスタ１００，１１０に保持され
る。同じく上記出力DRLL＊は、それぞれ信号
CERSB，CERSDが論理“１”であるときに、ク
ロツク信号TRSLによつて対応するレジスタ１２
０，１３０に保持される。これらの各レジスタ１
００，１１０，１２０，１３０の出力をそれぞれ
RSLA＊，RSLC＊，RSLB＊，RSLD＊で示す。

１４０はSS型命令のL₁部の内容が初期設定さ
れるカウンタ、１５０は同じくL₂部の内容が初
期設定されるカウンタである。これらカウンタ１
４０，１５０はそれぞれ信号Ｔ１REG，Ｔ２
REGによつてカウントダウンされる。カウンタ
１４０，１５０の出力をそれぞれＲ１RG＊，Ｒ
２RG＊で示し、カウンタ１４０，１５０のキヤ
リー出力をそれぞれＲ１CRY，Ｒ２CRYで示
す。

ここで、本実施例で適用される事務用命令とし
て新期なSS型命令について第５図を参照して説
明する。図から明らかなように当該命令の基本的
なフオーマツトは第１図のそれとほぼ同じである
が、従来用いられていなかつた８ビツト（ビツト
３２〜３９）のうちの４ビツト（ビツト３２〜３
５）が４種の制御ビツトSEPARATE（ビツト３
５）、LEADING（ビツト３４）、DIGIT（ビツト
３３）、ABSOLUTE（ビツト３２）として用い
られている点で異なつている。本実施例におい
て、制御ビツトSEPARATEはゾーン形式10進数
の符号部が組み込み型であるか分離型であるかを
示すもので、論理“０”で組み込み型（第２図
イ，ハ参照）、論理“１”で分離型（第２図ロ，
ニ参照）であることを示す。また、制御ビツト
LEADINGは符号部が後置であるか前置きである
かを示すもので、論理“０”で後置き（第２図
イ，ロ参照）、論理“１”で前置き（第２図ハ，
ニ）であることを示す。また、制御ビツトDIGIT
は当該ビツトが論理“０”の場合、第１オペラン
ドで示されている領域中の最左端の４ビツトに結
果を格納して良いことを示し、論理“１”の場合
その４ビツトに結果を格納してはならない（０を
格納する）ことを示す。更に制御ビツト
ABSOLUTEは結果を格納するときに絶対値化を
するか否かを示すもので、論理“１”で絶対値化
をし、論理“０”で絶対値化をしないことを示
す。

再び第４図を参照すると、１６０は第５図に示
されるSS型命令中の４ビツトの制御ビツト（ビ
ツト３２〜３５）が保持されるレジスタ（第３レ
ジスタ）である。このレジスタ１６０の上記制御
ビツトSEPARATE，LEADING，DIGIT，
ABSOLUTEに対応する各出力をそれぞれ
RSPRT，RLEAD，RDIGT，RABSで示す。１
７０は上記信号RLEADとＲ１CRYとのアンドを
とり、このアンド出力と信号CSGNAとのオアを
とるゲート、１８０は上記信号RLEADとＲ２
CRYとのアンドをとり、このアンド出力と信号
CSGNAとのオアをとるゲートである。これらゲ
ート１７０，１８０の出力をそれぞれＣ１SEL，
Ｃ２SELで示す。１９０は上記信号RDIGTとＲ
１CRYとのアンドをとるゲート、２００は上記
信号RABSと信号CFLGNのレベル反転信号
（）とのオアをとるゲートである。これ
らゲート１９０，２００の出力をそれぞれ
CDIGT，CSGNPで示す。なお、本実施例のデー
タ処理装置はナノプログラム制御方式をとるもの
で、クロツク信号TFOP，TSOP、更には信号Ｔ
１REG，Ｔ２REG，CERSA，CERSB，
CERSC，CERSD，CSGNA，CSIGNはナノプロ
グラミングに基づいて図示せぬ制御部よりそれぞ
れ適当なタイミングで出力される。また、信号
CFLGNは演算結果が負となる場合に有効（論理
“１”）となるものである。

次に第４図の構成の動作をPACK（パツク）命
令を例にとつて説明する。PACK命令は図示せぬ
記憶装置のアドレス（Ｘ２）＋Ｄ２より始まる〜
Ｌ２＋１（バイト）のゾーン形式10進数表現の第
２オペランドをパツク形式10進数に変換して第１
オペランドを得、アドレス（Ｘ１）＋Ｄ１より始
まるＬ１＋１（バイト）の領域に格納する命令で
ある。第６図イ〜第８図イはPACK命令の一例を
示すもので、Ｌ１＝１、Ｌ２＝２の場合が示され
ている。また、第６図ロ〜第８図ロは第２オペラ
ンドのデータ内容を示すもので、10進数値−321
の場合が示されている。図から明らかなように、
本実施例における第２オペランドのデータは、第
２図イと同様に符号部が後置きで組み込み型のゾ
ーン形式10進数である。なお、図中符号部
「4A」は、値が「１」で符号が「−」であること
を示すものである。第６図ハ〜第８図ハは第６図
イ〜第８図イのPACK命令実行によつて得られる
第１オペランドのデータ内容を示すもので、第６
図ロ〜第８図ロに示されているように第２オペラ
ンドのデータ内容が同一であるにもかかわらず異
なつている。これは第６図イ〜第８図イに示され
るPACK命令の制御ビツト（ビツト３２〜３５）
の内容が図示の如く異なつていることによる。す
なわち第６図イのPACK命令は第１オペランドで
示されている領域中の最左端の４ビツトに結果を
格納してもよい（DIGIT＝“０”）が、結果の絶対
値化はしない（ABSOLUTE＝“０”）場合であ
り、第７図イのPACK命令は第１オペランドで示
されている領域中の最左端の４ビツトに結果を格
納してはならず、すなわち「０」を格納し
（DIGIT＝“１”）、かつ結果の絶対値化はしない
（ABSOLUTE＝“０”）場合であり、第８図イの
PACK命令は第１オペランドで示されている領域
中の最左端の４ビツトに結果を格納する（DIGIT
＝“０”）とともに、結果を絶対値化する
（ABSOLUTE＝“１”）場合である。なお、第６
図ハ〜第８図ハに示される第１オペランドの最右
端は符号部であり、Ｄは符号が「−」（負符号）
であることを示し、Ｃは符号が「＋」（正符号）
であることを示すものである。

まず、第６図イのPACK命令の実行について第
９図ａのタイミングチヤートを参照して具体的に
説明する。いま、第６図イのPACK命令が図示せ
ぬ記憶装置から命令レジスタ（図示せず）に読出
され、命令語中のＬ１の内容（ビツト８〜１
１）、Ｌ２の内容（ビツト４０〜４３）、制御ビツ
トの内容（ビツト３２〜３５）がそれぞれカウン
タ１４０、カウンタ１５０、レジスタ１６０に保
持されているものとする。また、第６図ロで示さ
れる第２オペランドのデータは記憶装置の（Ｘ
２）＋Ｄ２で示されるアドレスより始まるＬ２＋
１＝３（バイト）の領域から取り出され、データ
の右端（下位桁）から８ビツト（１バイト）ずつ
クロツク信号TSOPに同期してレジスタ２０に保
持される。はじめに、第２オペランドのデータの
右端の８ビツトがレジスタ２０に保持される。こ
のとき、ナノプログラムの実行により、第２オペ
ランドのデータの右端の８ビツトが符号部のデー
タであるか否か、すなわち制御ビツトLEADING
が論理“０”であるか論理“１”であるかに応じ
て信号CSGNAの論理状態が決定される。本実施
例では、LEADING＝“０”（RLEAD＝“０”）で
あり、したがつて第２オペランドのデータの右端
の８ビツト（符号部のデータ「4A」）がレジスタ
２０に保持されている期間中、信号CSGNAは論
理“１”となつている。このCSGNA＝“１”に
よりゲート１８０の出力信号Ｃ２SELも論理
“１”となる。この結果、セレクタ６０は符号／
数値変換器４０の出力を選択する。この符号／数
値変換器４０の出力は、符号部のデータ「4A」
の数値変換データ（４ビツト）であり、数値
「１」である。セレクタ６０の選択出力は演算回
路７０に入力される。演算回路７０は上記数値
「１」の数値変換データをDAOU＊として出力す
る。このとき演算回路７０の出力の下位４ビツト
（DAOL＊）はデータとして意味を持つていな
い。第９図ａの出力データ（DAOU＊，DAOL
＊，DRLU＊，DRLL＊）のタイミングチヤート
内に付されている記号＊は対応する部分のデータ
が意味を持たないことを示すものである。これは
後述する第９図ｂ，ｃおよび第１２図についても
同様である。演算回路７０の出力DAOU＊（＝
「１」）はセレクタ９０に入力される。セレクタ９
０は信号CDIGTの論理状態に応じてDAOU＊
（＝「１」）または16進数値「０」のいずれか一方
を選択する。本実施例では第６図イに示されるよ
うに制御ビツトDIGIT（ビツト３３）が論理
“０”すなわちRDIGT＝“０”であるため、信号
Ｒ１CRYの論理状態に無関係にCDIGT＝“０”で
あり、セレクタ９０は常に出力DAOU＊を出力
DRLU＊として出力する。この場合、DRLU＊＝
「１」となることは明らかである。一方、セレク
タ８０は信号CSIGN，CSGNPの論理状態に応じ
てDAOL＊、16進数値「Ｃ」、または16進数値
「Ｄ」のいずれか一方を選択する。PACK命令に
よつて得られるパツク形式10進数の最右端（最下
位桁）の４ビツトは、第３図で示したように符号
となる。そこで本実施例では、PACK命令の実行
において、第２オペランドのデータの右端（下位
桁）の８ビツトがレジスタ２０に保持されている
期間中、ナノプログラムの実行によりCSIGN＝
“１”となるように制御される。また、本実施例
では第６図イに示されるように制御ビツト
ABSOLUTE（ビツト３２）が論理“０”、すな
わちRABS＝“０”である。更にCFLGN＝“１”
である。したがつてゲート２００の出力信号
CSGNPは論理“０”となり、セレクタ８０は16
進数値「Ｄ」を出力DRLL＊として選択出力す
る。これらセレクタ９０，８０の出力DRLU＊
（＝「１」）、DRLL＊（＝「Ｄ」）はそれぞれレジス
タ１００，１１０、レジスタ１２０，１３０に入
力される。このとき（第２オペランドのデータの
右端の８ビツトの処理時）、第９図ａに示される
ように信号CERSC，CERSDだけ論理“１”とな
つており、クロツク信号TRSLに同期してDRLU
＊（＝「１」）がレジスタ１１０に保持され、
DRLL＊（＝「Ｄ」）がレジスタ１３０に保持され
る。また、これと同時に、クロツク信号TSOPに
同期して第２オペランドのデータの次の桁の８ビ
ツト（「32」）がレジスタ２０に保持される。この
とき、信号CSGNAは論理“０”状態となり、し
たがつてセレクタ６０はレジスタ２０の保持内容
（RSOP＊＝「32」）を選択出力する。セレクタ６
０の選択出力は演算回路７０に入力される。演算
回路７０はデータ「32」を処理し、数値「２」を
前回と異なりDAOL＊として出力する。演算回路
７０の出力DAOL＊（＝「２」）はセレクタ８０に
入力される。第２オペランドのデータの右端（下
位桁）の８ビツトがレジスタ２０に保持されてい
る期間中を除いて信号CSIGNは論理“０”とな
つており、したがつてセレクタ８０は信号
CSGNPの論理状態に無関係に演算回路７０の出
力DAOL＊（＝「２」）を出力DRLL＊として選択
出力する。セレクタ８０の出力DRLL＊（＝
「２」）はレジスタ１２０，１３０に入力される。
このとき、第９図ａに示されるように信号
CERSBだけが論理“１”となつており、クロツ
ク信号TRSLに同期してDRLL＊（＝「２」）がレ
ジスタ１２０に保持される。また、これと同時に
第２オペランドのデータの更に後続する桁の８ビ
ツト（左端の８ビツト「33」）がレジスタ２０に
保持される。このレジスタ２０の保持内容
（RSOP＊＝「33」）も前述した場合と同様に処理
され、演算回路７０に入力される。演算回路７０
はデータ「33」を処理し、数値「３」を前回と異
なりDAOU＊として出力する。この出力DAOU
＊（＝「３」）はセレクタ９０に入力される。セレ
クタ９０は信号CDIGTの論理状態に応じて
DAOU＊（＝「３」）または16進数値「０」のい
ずれか一方を選択する。本実施例では、前述した
ように、信号Ｒ１CRYの論理状態に無関係に
CDIGT＝“０”であるため、セレクタ９０は出力
DAOU＊（＝「３」）を出力DRLU＊（＝「３」）と
して出力する。このセレクタ９０の出力DRLU＊
（＝「３」）はレジスタ１００，１１０に入力され
る。このとき、第９図ａに示されるように信号
CERSAだけが論理“１”となつており、クロツ
ク信号TRSLに同期してDRLU＊（＝「３」）がレ
ジスタ１００に保持される。このようにして、10
進数値−321を示すゾーン形式10進数（第６図ロ
参照）が、第６図イで示されるPACK命令の実行
により第６図ハに示されるようにパツク形式10進
数「321D」に効率的に変換される。

次に、第７図イのPACK命令の実行について第
９図ｂのタイミングチヤートを参照して説明す
る。このPACK命令は、第７図イから明らかなよ
うに制御ビツトDIGITが論理“１”の場合であ
り、第１オペランドで示されている領域中の最左
端の４ビツトに結果を格納してはならない（０を
格納する）ことを指定する点だけが前記実施例
（第６図イのPACK命令）と異なつている。第２
オペランドのデータ（本実施例では第７図ロに示
されているように第６図ロと同じである）は、前
記実施例と同様に右端（下位桁）から８ビツト
（１バイト）ずつ順にクロツク信号TSOPに同期
してレジスタ２０に保持される（第９図ｂ参
照）。第２オペランドのデータの最初の２バイト
「4A」、「32」については、前記実施例と全く同様
に処理が施される。そして、データ「32」の処理
によつて数値「３」（セレクタ８０の出力DRLL
＊）がレジスタ１２０に保持されるとともに、第
２オペランドのデータの最後の１バイト「33」が
レジスタ２０に保持されたものとする。このレジ
スタ２０の出力（RSOP＊＝「33」）は前記実施例
同様演算回路７０にて処理が施され、DAOU＊
＝「３」としてセレクタ９０に入力される。

ところで、カウンタ１４０は第１オペランドに
対応するデータを１バイト処理するごとに信号Ｔ
１REGによつてカウントダウンされる。本実施
例では、カウンタ１４０にはＬ１＝１（第７図イ
参照）が初期設定されており、したがつてカウン
タ１４０の出力Ｒ１RG＊は、レジスタ１１０，
１３０にそれぞれDRLU＊＝「１」、DRLL＊＝
「Ｄ」が保持された際に信号Ｔ１REGによつて０
となる。このとき、カウンタ１４０から論理
“１”のキヤリー出力Ｒ１CRYが出力される。前
述したように本実施例ではDIGIT＝“１”すなわ
ちRDIGT＝“１”であり、したがつてレジスタ１
１０，１３０にDRLU＊＝「１」、DRLL＊＝
「Ｄ」が保持された以降、ゲート１９０のアンド
条件が成立し、信号CDIGTは論理“１”となつ
ている。

セレクタ９０は信号CDIGTの論理状態に応じ
て演算回路７０の出力DAOU＊（＝「３」）また
は16進数値「０」のいずれか一方を選択する。こ
の場合、上述の如くCDIGT＝“１”のため、セレ
クタ９０は数値「０」を選択し、出力DRLU＊
（＝「０」）として出力する。このセレクタ９０の
出力DRLU＊（＝「０」）はレジスタ１００，１１
０に入力される。このとき、第９図ａに示される
ように信号CERSAだけが論理“１”となつてお
り、クロツク信号TRSLに同期してDRLU＊（＝
「０」）がレジスタ１００に保持される。このよう
にして、10進数値−321を示すゾーン形式10進数
（第７図ロ参照）が、第７図イで示されるPACK
命令の実行により第７図ハに示されるように偶数
桁のパツク形式10進数「021D」に効率的に変換
される。

次に、第８図イのPACK命令の実行について第
９図ｃのタイミングチヤートを参照して説明す
る。このPACK命令は、第８図イから明らかなよ
うに制御ビツトABSOLUTEが論理“１”の場合
であり、結果の絶対値化を指定する点だけが第６
図イのPACK命令と異なつている。第２オペラン
ドのデータ（本実施例では第８図ロに示されてい
るように第６図ロ、第７図ロと同じである）は、
前記実施例と同様に右端（下位桁）から８ビツト
（１バイト）ずつ順にクロツク信号TSOPに同期
してレジスタ２０に保持される（第９図ｃ参
照）。このようにしてレジスタ２０に最初に保持
される第２オペランドの右端の１バイトのデータ
「4A」は、前記実施例と同様に符号／数値変換器
４０によつて数値「１」に変換された後セレクタ
６０を経て演算回路７０に入力され、演算回路７
０からDAOU＊＝「１」として出力される。この
出力DAOU＊＝「１」は、第６図イのPACK命令
の場合と同様に（CDIGT＝“０”のため）セレク
タ９０によつて出力DRLU＊として選択される。
一方、セレクタ８０は信号CSIGN，CSGNPの論
理状態に応じてDAOL＊、16進数値「Ｃ」、また
は16進数値「Ｄ」のいずれか一方を選択する。こ
の場合、前記実施例同様CSIGN＝“１”である。
また、第８図イに示されるように制御ビツト
ABSOLUTE（ビツト３２）が論理“１”すなわ
ちRABS＝“１”であるため、ゲート２００の出
力信号CSGNPは論理“１”となつている。この
ため、セレクタ８０はCSIGN＝“１”、CSGNP＝
“１”に応じて16進数値「Ｃ」を出力DRLL＊と
して選択出力する。これらセレクタ９０，８０の
各出力DRLU＊（＝「１」）、DRLL＊（＝「Ｃ」）
はそれぞれレジスタ１００，１１０、レジスタ１
２０，１３０に入力される。このとき（第２オペ
ランドのデータの右端の１バイトの処理時）、第
９図ｃに示されるように信号CERSC，CERSDだ
けが論理“１”となつており、クロツク信号
TRSLに同期してDRLU＊（＝「１」）がレジスタ
１１０に保持され、DRLL＊（＝「Ｃ」）がレジス
タ１３０に保持される。以下、第２オペランドの
データの後続する２バイト「32」、「33」が第６図
イのPACK命令の場合と同様に処理され、10進数
値−321示すゾーン形式10進数（第８図ロ参照）
が、第８図イで示されるPACK命令の実行によ
り、第８図ハに示されるように絶対値化されたパ
ツク形式10進数「321C」に効率的に変換され
る。

次に、第１０図イのPACK命令の実行について
説明する。このPACK命令は制御ビツト
LEADING、SEPARATEがそれぞれ論理“０”、
“１”の場合であり、SEPARATE＝“１”を除い
て第６図イのPACK命令と同じである。（ただし
Ｌ２＝３である）。本実施例における第２オペラ
ンドのデータは値−321であり、第１０図ロに示
されるように符号部が後置でき、前記実施例（第
６図ロ〜第８図ロ参照）と異なり分離型のゾーン
形式10進数である。なお、図中符号部「2D」は
負符号「−」であることを示すものである。

SEPARATE＝“１”すなわちRSPRT＝“１”
で、LEADING＝“０”（RLEAD＝“０”）の場
合、ナノプログラムの実行により第２オペランド
のデータの右端の１バイト（「2D」）を除くデー
タが下位桁から１バイトずつ順にクロツク信号
TSOPに同期してレジスタ２０に保持される。す
なわち、本実施例では前記実施例と異なり、第２
オペランドのデータの右端の１バイト「2D」か
ら処理が開始されず、次のデータ「31」から処理
が開始され、以後のデータ「32」、「33」の順で処
理が行なわれる。このように本実施例では、前記
実施例（第６図イのPACK命令）と第２オペラン
ドのデータの処理対象となる最初のバイト位置が
異なつている。しかし、その処理対象バイト
「31」、「32」、「33」に対する取り扱いは、第６図
イのPACK命令における処理対象バイト「4A」、
「32」、「33」と同様であり、10進数値−321を示す
ゾーン形式10進数（第１０図ロ参照）は、第１０
図ハに示されるパック形式10進数「321D」に変
換される。これが、第６図イのPACK命令の実行
結果と一致することは明らかである。

最後に第１１図イのPACK命令の実行について
第１２図のタイミングチヤートを参照して説明す
る。このPACK命令は制御ビツトLEADING、
SEPARATEがそれぞれ論理“１”、“０”の場合
であり、LEADING＝“１”を除いて第６図イの
PACK命令と同じである。本実施例における第２
オペランドのデータは値−321であり、第１１図
ロに示されるように符号部が前置きで組み込み型
のゾーン形式10進数である。なお、図中符号部
「4C」は値が「３」で符号が「−」であることを
示すものである。この場合、前記実施例同様、第
１１図イの命令語中のＬ１の内容、Ｌ２の内容、
制御ビツトの内容がそれぞれカウンタ１４０、カ
ウンタ１５０、レジスタ１６０に保持されている
状態で、第２オペランドのデータが、右端から１
バイトずつ順にクロツク信号TSOPによりレジス
タ２０に保持される。まず右端の１バイト「31」
がレジスタ２０に保持される。本実施例では、
LEADING＝“１”すなわちRLEAD＝“１”（符号
部が前置き）であるため、ナノプログラムの実行
により、信号CSGNAが前記実施例のように論理
“１”となることはない。このため、ゲート１８
０の出力信号Ｃ２SELは、カウンタ１５０からキ
ヤリー出力Ｒ２CRYが出力されるまでの期間中
論理“０”となる。セレクタ６０は、Ｃ２SEL＝
“０”に応じてレジスタ２０の保持内容すなわち
出力RSOP＊（＝「31」）を選択し、出力DRSB＊
として演算回路７０に出力する。演算回路７０は
上記DRSB＊（＝「31」）を処理し、数値「１」を
DAOU＊として出力する。このDAOU＊（＝
「１」）はセレクタ９０に入力される。セレクタ９
０はCDIGT＝“０”に応じてDAOU＊（＝「１」）
を出力DRLU＊として選択出力する。一方、セレ
クタ８０はCSIGN＝“１”、CSGNP＝“０”（第６
図イのPACK命令の場合と同様）に応じて16進数
値「Ｄ」をDRLL＊として選択出力する。これら
セレクタ９０，８０の出力DRLU＊（＝「１」）、
DRLL＊（＝「Ｄ」）は前記実施例同様にそれぞれ
レジスタ１１０，１３０に保持される。また、こ
れと同時に、信号Ｔ１REG，Ｔ２REGがそれぞ
れカウンタ１４０，１５０に入力される。これに
よりカウンタ１４０，１５０はカウントダウンさ
れ、その出力Ｒ１RG＊，Ｒ２RG＊はそれぞれ
０、１となる。このときカウンタ１４０からキヤ
リー出力Ｒ１CRYが出力される。DIGIT＝“０”
すなわちRDIGT＝“０”であるために信号
CDIGTは論理“０”のままである。また、第２
オペランドのデータの次の１バイト「32」がレジ
スタ２０に保持される。このレジスタ２０の保持
内容（RSOP＊＝「32」はセレクタ６０を経由し
て演算回路７０に出力される。演算回路７０は上
記データ「32」を処理し、数値「２」を出力
DAOL＊として出力する。この出力DAOL＊（＝
「２」）はセレクタ８０に入力される。セレクタ８
０はCSIGN＝“０”CSGNP＝“０”に応じて出力
DAOL＊（＝「２」）を出力DRLL＊として出力す
る。このセレクタ８０の出力DRLL＊（＝「２」）
は前記実施例同様にレジスタ１２０に保持され
る。また、これと同時に信号Ｔ２REGがカウン
タ１５０に入力される。この結果、カウンタ１５
０はカウントダウンされ、その出力Ｒ２RG＊が
０となるとともに、カウンタ１５０よりキヤリー
出力Ｒ２CRYが出力される。本実施例では
RLEAD＝“１”であり、Ｒ２CRYの出力によつ
てゲート１８０の出力信号Ｃ２SELは論理“１”
となる。また、このとき第２オペランドのデータ
の最後の１バイト「4C」がレジスタ２０に保持
される。このレジスタ２０の保持内容（RSOP＊
＝「4C」）は符号／数値変換器４０によつて数値
「３」に変換され、（Ｃ２SEL＝“１”のために）
セレクタ６０によつて演算回路７０に選択出力さ
れる。演算回路７０は上記数値「３」の数値変換
データを出力DAOU＊として出力する。この出
力DAOU＊（＝「３」）はセレクタ９０に入力さ
れる。セレクタ９０はCDIGT、＝“０”に応じて
出力DAOU＊（＝「３」）を出力DRLU＊として出
力する。このセレクタの出力DRLU＊（＝「３」）
はレジスタ１００に保持される。このようにし
て、符号部が前置き型で組み込み型の、10進数値
−321を示すゾーン形式10進数（第１１図ロ参
照）が、第１１図イで示されるようにPACK命令
の実行により、第１１図ハに示されるようにパツ
ク形式10進数「321D」に効率的に変換される。

以上詳述したように本発明のデータ処理装置に
よれば、ソフトウエアによる煩雑な処理を行なう
ことなしに10進数値列を取り扱うパツク命令が効
率的に実行できる。したがつて本発明によれば言
語処理系の負担の軽減化が図れるとともに実行速
度の高速化が図れる。更に本発明によればプログ
ラムの実行効率が著しく向上し、記憶装置に占め
るプログラム領域を減少することができる。

【図面の簡単な説明】

第１図はSS型命令の一般的なフオーマツトを
示す図、第２図イ〜ニはゾーン形式10進数の４種
の表現形式を示す図、第３図はパツク形式10進数
の表現形式を示す図、第４図は本発明のデータ処
理装置の一実施例を示すブロツク図、第５図は本
発明で適用される新規なSS型命令のフオーマツ
トを示す図、第６図〜第８図、第１０図、および
第１１図の各イ〜ハはPACK命令の具体例を示す
もので、それぞれイは命令フオーマツト、ロは第
２オペランドデータ、ハは第１オペランドデータ
（PACK命令の実行結果）、第９図ａ〜ｃおよび第
１２図はそれぞれ上記第６図〜第８図および第１
１図のPACK命令の実行動作を説明するためのタ
イミングチヤートである。１０，２０，１００，１１０，１２０，１３
０，１６０……レジスタ、３０，４０……符号／
数値変換器、５０，６０，８０，９０……セレク
タ、７０……演算回路、１４０，１５０……カウ
ンタ、１７０，１８０，１９０，２００……ゲー
ト。

Claims

【特許請求の範囲】１記憶装置から取り出されたユーザ命令の実行
を行なうデータ処理装置において、上記ユーザ命
令で指定される第１、第２オペランドがそれぞれ
下位桁よりＮビツト単位で順に保持される第１、
第２レジスタと、この第１、第２レジスタの保持
内容が符号部である場合にそれぞれ数値に変換す
る第１、第２符号／数値変換器と、この第１符
号／数値変換器の変換出力または上記第１レジス
タの保持内容のいずれか一方を当該保持内容が符
号部であるか否かに応じて選択出力する第１セレ
クタと、上記第２符号／数値変換器の変換出力ま
たは上記第２レジスタの保持内容のいずれか一方
を当該保持内容が符号部であるか否かに応じて選
択出力する第２セレクタと、これら第１、第２セ
レクタの選択出力を入力とし、各種演算を行なう
演算回路とこの演算回路の出力の下位Ｎ／２ビツ
ト、負符号を示す16進数値、または正符号を示す
16進数値のいずれか一方を、少なくとも結果の正
負および結果が最下位桁となるものであるか否か
に応じて選択出力する第３セレクタと、上記ユー
ザ命令がSS型命令である場合に、第１オペラン
ドで示されている領域中の上位Ｎ／２ビツトに結
果を格納するか否かを指定する当該SS型命令中
の制御ビツトDIGITが少なくとも保持される第３
レジスタと、上記演算回路の出力の上位Ｎ／２ビ
ツトまたは16進数値「０」のいずれか一方を、上
記第３レジスタに保持されている制御ビツト
DIGITの論理値および結果が第１オペランドで示
されている領域中の上位Ｎ／２ビツトとなるもの
であるか否かに応じて選択出力する第４セレクタ
とを具備し、上記SS型命令がゾーン形式10進数
をパツク形式10進数に変換するパツク命令である
場合に、上記演算回路は上記第２セレクタの選択
出力を処理するごとにその処理結果を上記第３ま
たは第４セレクタに、第４セレクタ、第３セレク
タの順で交互に切換え出力するように構成されて
いることを特徴とするデータ処理装置。２上記第３レジスタにはゾーン形式10進数の符
号部が前置きであるか後置きであるかを指定する
上記SS型命令中の制御ビツトLEADINGが保持さ
れることを特徴とする特許請求の範囲第１項記載
のデータ処理装置。３上記第２レジスタの保持内容が符号部である
か否かは、上記第３レジスタに保持されている制
御ビツトLEADINGの論理値、および当該保持内
容が第２オペランドの下位Ｎビツト、上位Ｎビツ
ト、またはそれ以外のいずれであるかによつて決
定されることを特徴とする特許請求の範囲第２項
記載のデータ処理装置。４上記第３レジスタにはゾーン形式10進数が分
離型であるか組み込み型であるかを指定する上記
SS型命令中の制御ビツトSEPARATEが保持され
ることを特徴とする特許請求の範囲第１項または
第３項記載のデータ処理装置。５上記第３レジスタに保持されている制御ビツ
トSEPARATEによつて分離型が指定されている
場合、第２オペランドの上位Ｎビツトまたは下位
Ｎビツトのいずれか一方が処理対象から外され、
上記第２レジスタに保持されないことを特徴とす
る特許請求の範囲第４項記載のデータ処理装置。６第２オペランドの上位Ｎビツトまたは下位Ｎ
ビツトのいずれを処理対象から外すか否かは、上
記制御ビツトLEADINGの論理値に応じて決定さ
れることを特徴とする特許請求の範囲第５項記載
のデータ処理装置。７上記第３レジスタには結果の絶対値化を指定
する上記SS型命令中の制御ビツトABSOLUTEが
保持されることを特徴とする特許請求の範囲第１
項、第３項、第５項、または第６項記載のデータ
処理装置。８上記第３セレクタは結果が最下位桁となるも
のである場合に、結果の正負または上記第３レジ
スタに保持されている制御ビツトABSOLUTEの
論理値に応じて負符号を示す16進数値または正符
号を示す16進数値を選択し、結果が最下位桁とな
らない場合に上記演算回路の出力の下位Ｎ／２ビ
ツトを選択することを特徴とする特許請求の範囲
第７項記載のデータ処理装置。