JPH0766340B2 - 演算装置 - Google Patents
演算装置Info
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- JPH0766340B2 JPH0766340B2 JP62330769A JP33076987A JPH0766340B2 JP H0766340 B2 JPH0766340 B2 JP H0766340B2 JP 62330769 A JP62330769 A JP 62330769A JP 33076987 A JP33076987 A JP 33076987A JP H0766340 B2 JPH0766340 B2 JP H0766340B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、CPU（中央演算処理装置）とともに用いられ
る演算装置のうち、外部とのデータのやりとりを誤り検
査訂正符号を付加した形で行い、演算処理装置内部に誤
り検査訂正回路を備えて、外部でデータに誤りが生じた
場合でもその誤りを訂正する機能を持つ演算装置に関す
るものである。
る演算装置のうち、外部とのデータのやりとりを誤り検
査訂正符号を付加した形で行い、演算処理装置内部に誤
り検査訂正回路を備えて、外部でデータに誤りが生じた
場合でもその誤りを訂正する機能を持つ演算装置に関す
るものである。
従来の技術 従来の技術による誤り訂正機能付演算装置の構成図を第
２図に示す。従来の技術による誤り訂正機能付演算装置
は、第１の入力バス202と第２の入力バス203とを入力と
して算術演算を実行し結果を出力バス206に出力する算
術演算装置201と、複数のデータを格納するレジスタ207
と、レジスタから出力をラッチして第１の入力バス202
と第２の入力バス203にそれぞれ出力する第1,第２の入
力データラッチと、外部からのデータをデータ入力部20
9から入力してデータの誤りを検査訂正して正しいデー
タを出力バスに出力する誤り検査訂正回路208から構成
される。
２図に示す。従来の技術による誤り訂正機能付演算装置
は、第１の入力バス202と第２の入力バス203とを入力と
して算術演算を実行し結果を出力バス206に出力する算
術演算装置201と、複数のデータを格納するレジスタ207
と、レジスタから出力をラッチして第１の入力バス202
と第２の入力バス203にそれぞれ出力する第1,第２の入
力データラッチと、外部からのデータをデータ入力部20
9から入力してデータの誤りを検査訂正して正しいデー
タを出力バスに出力する誤り検査訂正回路208から構成
される。
次に従来の技術による誤り訂正機能付演算装置の動作に
ついて説明する。まず外部からデータを入力する場合、
データ入力部209からレジスタに書き込もうとするデー
タとそのデータに対する誤り検査訂正符号が誤り検査訂
正回路208に入力される。誤り検査訂正回路208では、誤
り検査訂正符号によりデータに誤りがあるかないかを検
査し誤りがあった場合にはそれを訂正して常に正しいデ
ータを出力バス206に出力する。レジスタ207は、誤り検
査訂正回路208によって出力された正しいデータを所定
の場所に書き込む。このデータを続けて算術演算装置20
1で使用する場合には、レジスタ207に書き込んだデータ
を次のサイクルで読み出して第１の入力データラッチ20
4（あるいは第２の入力データラッチ205）にそのデータ
を格納し、第１の入力バス202（第２の入力バス）にそ
のデータを出力する。算術演算装置201では入力デター
バスに出力データを使用して演算を実行する。
ついて説明する。まず外部からデータを入力する場合、
データ入力部209からレジスタに書き込もうとするデー
タとそのデータに対する誤り検査訂正符号が誤り検査訂
正回路208に入力される。誤り検査訂正回路208では、誤
り検査訂正符号によりデータに誤りがあるかないかを検
査し誤りがあった場合にはそれを訂正して常に正しいデ
ータを出力バス206に出力する。レジスタ207は、誤り検
査訂正回路208によって出力された正しいデータを所定
の場所に書き込む。このデータを続けて算術演算装置20
1で使用する場合には、レジスタ207に書き込んだデータ
を次のサイクルで読み出して第１の入力データラッチ20
4（あるいは第２の入力データラッチ205）にそのデータ
を格納し、第１の入力バス202（第２の入力バス）にそ
のデータを出力する。算術演算装置201では入力デター
バスに出力データを使用して演算を実行する。
上記の従来の技術による誤り訂正機能付演算装置の動作
をタイミングとともに示したのが第３図である。第３図
を簡単に説明する。ステップ０でデータ入力部209が外
部からデータを入力する。ステップ１では誤り検査訂正
回路208でデータの誤り検査訂正を行った後レジスタ207
に書き込む。次にステップ２で、レジスタ207からデー
タを読み出して入力データラッチ204（205）にラッチす
る。そして、ステップ３から算術論理演算装置が演算を
開始する。
をタイミングとともに示したのが第３図である。第３図
を簡単に説明する。ステップ０でデータ入力部209が外
部からデータを入力する。ステップ１では誤り検査訂正
回路208でデータの誤り検査訂正を行った後レジスタ207
に書き込む。次にステップ２で、レジスタ207からデー
タを読み出して入力データラッチ204（205）にラッチす
る。そして、ステップ３から算術論理演算装置が演算を
開始する。
発明が解決しようとする問題点 しかしながら、従来の技術における誤り検査訂正機能付
演算装置では、データの誤りを検査し訂正するステップ
が図３より明らかなように必ず表面上に現れ誤り検査訂
正機能を付加し、データ誤りに対する信頼性を高めたも
のの外部から演算装置内部へデータを書き込むというオ
ペレーションの実行スピードを下げる原因となってい
る。外部から演算装置内にデータを書き込むというオペ
レーションはプログラム実行時に頻繁に行われるため、
このことはそのままプログラム実行スピードの大きな原
因となる。
演算装置では、データの誤りを検査し訂正するステップ
が図３より明らかなように必ず表面上に現れ誤り検査訂
正機能を付加し、データ誤りに対する信頼性を高めたも
のの外部から演算装置内部へデータを書き込むというオ
ペレーションの実行スピードを下げる原因となってい
る。外部から演算装置内にデータを書き込むというオペ
レーションはプログラム実行時に頻繁に行われるため、
このことはそのままプログラム実行スピードの大きな原
因となる。
本発明はかかる点に鑑みてなされたもので、誤り検査訂
正機能を付加してデータの誤りに対して信頼性を高めて
かつ外部からのデータの書き込み時にも、ほとんどその
実行スピードを低下させない演算装置を提供するもので
ある。
正機能を付加してデータの誤りに対して信頼性を高めて
かつ外部からのデータの書き込み時にも、ほとんどその
実行スピードを低下させない演算装置を提供するもので
ある。
問題点を解決するための手段 この問題点を解決するために本発明による演算装置は、
第１の入力バスと第２の入力バスを入力として演算を実
行し結果を出力バスに出力する算術論理演算装置と、複
数のデータを格納する一入力二出力のレジスタと、第１
の入力を前記レジスタの第１の出力に接続し第２の入力
を前記出力バスに接続して前記第１の入力バスにデータ
を出力する第１のセレクタ付入力データラッチと、第２
の入力を前記レジスタの第２の出力に接続し第２の入力
を前記出力バスに接続して前記第２の入力バスにデータ
を出力する第２のセレクタ付入力データラッチと、前記
レジスタに書き込むためのデータ及びこのデータに対す
る誤り検査訂正用の冗長データを前記出力バスから一時
格納する書き込み用データラッチと、前記書き込み用デ
ータラッチに一時格納されたデータに対して誤りの検査
訂正を行い訂正後のデータを前記レジスタに対して書き
込むと共に訂正可能誤りが発生している場合に訂正可能
誤り発生信号を生成する誤り検査訂正回路と、外部から
前記出力バスにデータを入力するデータ入力部と、前記
訂正可能誤り発生信号によってそれぞれのブロックの制
御を行う制御回路とを備え、前記制御回路は、外部から
前記レジスタに書き込むデータを前記算術論理演算装置
が連続した次のサイクルで入力データとして使用する場
合、前記データ入力部からのデータ及びこのデータに対
する誤り検査訂正用の冗長データを前記書き込み用デー
タラッチに一時格納させると同時に前記第１あるいは第
２の入力データラッチのいずれかにこの訂正前のデータ
を格納させ、次のサイクルで前記算術論理演算装置に訂
正前のデータを使用した所定の演算を実行させ、かつそ
のサイクルで前記訂正可能誤り発生信号が生成された場
合、前記書き込み用データラッチが前記出力バスに出力
された演算結果をラッチするのを禁止し、前記レジスタ
に誤り訂正後のデータを読みださせて外部からのデータ
を直接格納した前記いずれかの入力データラッチにこの
データを格納させ、前記算術論理演算装置に訂正後のデ
ータを使用させて再び同一の演算を実行させるという制
御機能を有する。
第１の入力バスと第２の入力バスを入力として演算を実
行し結果を出力バスに出力する算術論理演算装置と、複
数のデータを格納する一入力二出力のレジスタと、第１
の入力を前記レジスタの第１の出力に接続し第２の入力
を前記出力バスに接続して前記第１の入力バスにデータ
を出力する第１のセレクタ付入力データラッチと、第２
の入力を前記レジスタの第２の出力に接続し第２の入力
を前記出力バスに接続して前記第２の入力バスにデータ
を出力する第２のセレクタ付入力データラッチと、前記
レジスタに書き込むためのデータ及びこのデータに対す
る誤り検査訂正用の冗長データを前記出力バスから一時
格納する書き込み用データラッチと、前記書き込み用デ
ータラッチに一時格納されたデータに対して誤りの検査
訂正を行い訂正後のデータを前記レジスタに対して書き
込むと共に訂正可能誤りが発生している場合に訂正可能
誤り発生信号を生成する誤り検査訂正回路と、外部から
前記出力バスにデータを入力するデータ入力部と、前記
訂正可能誤り発生信号によってそれぞれのブロックの制
御を行う制御回路とを備え、前記制御回路は、外部から
前記レジスタに書き込むデータを前記算術論理演算装置
が連続した次のサイクルで入力データとして使用する場
合、前記データ入力部からのデータ及びこのデータに対
する誤り検査訂正用の冗長データを前記書き込み用デー
タラッチに一時格納させると同時に前記第１あるいは第
２の入力データラッチのいずれかにこの訂正前のデータ
を格納させ、次のサイクルで前記算術論理演算装置に訂
正前のデータを使用した所定の演算を実行させ、かつそ
のサイクルで前記訂正可能誤り発生信号が生成された場
合、前記書き込み用データラッチが前記出力バスに出力
された演算結果をラッチするのを禁止し、前記レジスタ
に誤り訂正後のデータを読みださせて外部からのデータ
を直接格納した前記いずれかの入力データラッチにこの
データを格納させ、前記算術論理演算装置に訂正後のデ
ータを使用させて再び同一の演算を実行させるという制
御機能を有する。
作用 この構成によって、誤りの検査訂正を実行していると同
時にそのデータが使用可能となるため、従来の技術にお
いて実行スピード低下の原因であった誤りの検査訂正と
いうステップをほとんど無視できるようになる。
時にそのデータが使用可能となるため、従来の技術にお
いて実行スピード低下の原因であった誤りの検査訂正と
いうステップをほとんど無視できるようになる。
実施例 以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の実施例における演算装置の構成を示す
ものである。101は第１の入力バス102,第２の入力バス1
03からデータを入力して算術論理演算を実行し出力バス
106に結果を出力する算術論理演算装置、107は複数のデ
ータを格納するレジスタ、104,105はレジスタからの出
力か出力バスにのっているデータかをどちらかをセレク
トしてラッチし、それぞれ第１のバス102と第２のバス1
03に出力する第1,第２の入力データラッチ、111は外部
からデータを入力し出力バス106にそのデータを出力す
るデータ入力部、109は出力バス106からレジスタ107に
書き込むデータと誤り検査訂正用の冗長データとを入力
して一時格納する書き込み用データラッチ、108は書き
込み用データラッチ109からレジスタに書き込むデータ
と誤り検査訂正用の冗長データとを入力してデータの誤
りを検査訂正して訂正後のデータをレジスタ107の所定
の場所に書き込むとともに訂正可能誤りが発生した場合
は訂正可能誤り発生信号112を生成する。110は訂正可能
誤り発生信号により、それぞれのブロックを制御する制
御回路である。
ものである。101は第１の入力バス102,第２の入力バス1
03からデータを入力して算術論理演算を実行し出力バス
106に結果を出力する算術論理演算装置、107は複数のデ
ータを格納するレジスタ、104,105はレジスタからの出
力か出力バスにのっているデータかをどちらかをセレク
トしてラッチし、それぞれ第１のバス102と第２のバス1
03に出力する第1,第２の入力データラッチ、111は外部
からデータを入力し出力バス106にそのデータを出力す
るデータ入力部、109は出力バス106からレジスタ107に
書き込むデータと誤り検査訂正用の冗長データとを入力
して一時格納する書き込み用データラッチ、108は書き
込み用データラッチ109からレジスタに書き込むデータ
と誤り検査訂正用の冗長データとを入力してデータの誤
りを検査訂正して訂正後のデータをレジスタ107の所定
の場所に書き込むとともに訂正可能誤りが発生した場合
は訂正可能誤り発生信号112を生成する。110は訂正可能
誤り発生信号により、それぞれのブロックを制御する制
御回路である。
以上のように構成された演算装置について、以下動作を
説明する。まず、外部からデータを入力してレジスタ10
7にそのデータを書き込む場合、データ入力部111から出
力バスに書き込むデータ及びこのデータに対する誤り検
査訂正用の冗長データが出力バス106に出力される。出
力されたデータと誤り検査訂正用の冗長データは、書き
込み用データラッチ109に一時格納され、格納されたデ
ータと誤り検査訂正用の冗長データは直ちに誤り検査訂
正回路108に入力され、誤り検査訂正回路108では入力さ
れたデータと誤り検査訂正符号からそのデータに誤りが
あるか検査し、訂正可能誤りが発生した場合は訂正可能
誤り信号112を発生する。またデータは常に検査訂正処
理を実行され、レジスタ107には訂正された正しいデー
タが必ず書き込まれる。
説明する。まず、外部からデータを入力してレジスタ10
7にそのデータを書き込む場合、データ入力部111から出
力バスに書き込むデータ及びこのデータに対する誤り検
査訂正用の冗長データが出力バス106に出力される。出
力されたデータと誤り検査訂正用の冗長データは、書き
込み用データラッチ109に一時格納され、格納されたデ
ータと誤り検査訂正用の冗長データは直ちに誤り検査訂
正回路108に入力され、誤り検査訂正回路108では入力さ
れたデータと誤り検査訂正符号からそのデータに誤りが
あるか検査し、訂正可能誤りが発生した場合は訂正可能
誤り信号112を発生する。またデータは常に検査訂正処
理を実行され、レジスタ107には訂正された正しいデー
タが必ず書き込まれる。
レジスタ107に外部からデータを書き込み、次のサイク
ルでそのデータを続けて算術論理演算装置101が使用す
る場合、書き込み用データラッチ109にデータと誤り検
査訂正符号とをラッチするのと同時のタイミングでデー
タだけを第１の入力データラッチ104にラッチする。ラ
ッチされたデータはそのまま次のサイクルで第１のバス
102に出力され、算術演算装置101で演算処理される（第
２の入力データラッチ105,第２の入力バス103でも同様
の処理が可）このように書き込みデータを続けて次のサ
イクルで使用する場合、外部からのデータを検査訂正し
てレジスタ107に書き込むのと同時に算術演算装置で
は、検査訂正前のデータを使用して演算を開始すること
ができる。したがって誤りが発生しない限りデータの誤
り検査訂正に要する時間はまったく無視することができ
る。
ルでそのデータを続けて算術論理演算装置101が使用す
る場合、書き込み用データラッチ109にデータと誤り検
査訂正符号とをラッチするのと同時のタイミングでデー
タだけを第１の入力データラッチ104にラッチする。ラ
ッチされたデータはそのまま次のサイクルで第１のバス
102に出力され、算術演算装置101で演算処理される（第
２の入力データラッチ105,第２の入力バス103でも同様
の処理が可）このように書き込みデータを続けて次のサ
イクルで使用する場合、外部からのデータを検査訂正し
てレジスタ107に書き込むのと同時に算術演算装置で
は、検査訂正前のデータを使用して演算を開始すること
ができる。したがって誤りが発生しない限りデータの誤
り検査訂正に要する時間はまったく無視することができ
る。
次に上記の場合で誤りが発生した場合について説明す
る。書き込み用データラッチ109にデータと誤り訂正符
号とがラッチされ、誤り検査訂正回路108でそのデータ
を検査し訂正可能誤りが検出されると直ちに訂正可能誤
り発生信号が生成される。このときも誤り検査訂正回路
108は、通常通りレジスタ107に訂正したデータを書き込
む。一方、算術演算装置101では、すでに誤りを含んだ
データを用いて演算処理を実行しているが、訂正可能誤
り発生信号112をみて制御回路112は算術論理演算回路10
1が出力バス106に出力した演算結果を書き込み用データ
ラッチ109が格納しようとするのを禁止する。
る。書き込み用データラッチ109にデータと誤り訂正符
号とがラッチされ、誤り検査訂正回路108でそのデータ
を検査し訂正可能誤りが検出されると直ちに訂正可能誤
り発生信号が生成される。このときも誤り検査訂正回路
108は、通常通りレジスタ107に訂正したデータを書き込
む。一方、算術演算装置101では、すでに誤りを含んだ
データを用いて演算処理を実行しているが、訂正可能誤
り発生信号112をみて制御回路112は算術論理演算回路10
1が出力バス106に出力した演算結果を書き込み用データ
ラッチ109が格納しようとするのを禁止する。
この処理により算術演算装置101が出力した誤りを含ん
だ演算結果がレジスタ107に格納されて、すでに格納さ
れている他のデータを破壊することはなくなり、演算の
実行前と状態は変化していないことになる。
だ演算結果がレジスタ107に格納されて、すでに格納さ
れている他のデータを破壊することはなくなり、演算の
実行前と状態は変化していないことになる。
さらに次のサイクルで、制御回路110はレジスタ107か
ら、さきほど書き込まれた訂正後のデータを読み出させ
て、第１の入力データラッチ104にラッチさせ、そのデ
ータを第１の入力バス102に出力させて、算術演算装置1
01に訂正後のデータを使用して前と同じ演算処理を再実
行させる。これらの動作をタイミングとともに示したの
が第４図である。
ら、さきほど書き込まれた訂正後のデータを読み出させ
て、第１の入力データラッチ104にラッチさせ、そのデ
ータを第１の入力バス102に出力させて、算術演算装置1
01に訂正後のデータを使用して前と同じ演算処理を再実
行させる。これらの動作をタイミングとともに示したの
が第４図である。
第４図について簡単に説明すると、ステップ０で、デー
タ入力部111が外部からデータを入力し、出力バス106に
データをのせる。このデータは、書き込み用データラッ
チ109にラッチさせるとともに、入力データラッチ104
（105）にラッチさせる。ステップ１で、誤り検査訂正
回路はデータの検査訂正を行いレジスタ107に訂正後の
データを書き込む。同時に、算術論理演算装置ではラッ
チした訂正前のデータを使用して所定の演算を開始す
る。次のステップ２では、前のステップで誤りが発生し
ていない場合は演算が終了するが、誤りが発生した場合
には、制御回路110が、演算結果を書き込みデータラッ
チ109に格納することを禁止し、レジスタ107から訂正後
のデータを読み出させ入力データラッチ104（105）にラ
ッチさせる。次のステップ３では、訂正後のデータを使
用して、算術論理演算装置101は同一の演算を再実行す
る。
タ入力部111が外部からデータを入力し、出力バス106に
データをのせる。このデータは、書き込み用データラッ
チ109にラッチさせるとともに、入力データラッチ104
（105）にラッチさせる。ステップ１で、誤り検査訂正
回路はデータの検査訂正を行いレジスタ107に訂正後の
データを書き込む。同時に、算術論理演算装置ではラッ
チした訂正前のデータを使用して所定の演算を開始す
る。次のステップ２では、前のステップで誤りが発生し
ていない場合は演算が終了するが、誤りが発生した場合
には、制御回路110が、演算結果を書き込みデータラッ
チ109に格納することを禁止し、レジスタ107から訂正後
のデータを読み出させ入力データラッチ104（105）にラ
ッチさせる。次のステップ３では、訂正後のデータを使
用して、算術論理演算装置101は同一の演算を再実行す
る。
第４図を見れば明らかなように、誤りの検査訂正に必要
な時間が実際の処理速度に影響を与えるのは、書き込ん
だデータを続いて演算器が使用し、かつ誤りが発生した
場合のみである。データの誤り発生率は極めて低いた
め、この場合の処理スピードの低下はほとんど無視でき
る。
な時間が実際の処理速度に影響を与えるのは、書き込ん
だデータを続いて演算器が使用し、かつ誤りが発生した
場合のみである。データの誤り発生率は極めて低いた
め、この場合の処理スピードの低下はほとんど無視でき
る。
従って本実施例によれば、誤り検査訂正回路を付加し
て、データ転送等によるデータの誤りに対して高い信頼
性を得るとともに、誤り訂正による実行スピードの低下
がほとんどない演算装置を得ることができる。
て、データ転送等によるデータの誤りに対して高い信頼
性を得るとともに、誤り訂正による実行スピードの低下
がほとんどない演算装置を得ることができる。
発明の効果 以上のように本発明は、データ誤りに対してそれを検査
訂正できる高い信頼性を持ち、かつプログラムの実行ス
ピードをほとんど低下させることのないすぐれた演算装
置を実現できるものである。
訂正できる高い信頼性を持ち、かつプログラムの実行ス
ピードをほとんど低下させることのないすぐれた演算装
置を実現できるものである。
第１図は本発明の実施例における演算装置の構成図、第
２図は従来の技術による演算装置の構成図、第３図は従
来の技術による演算装置の動作タイミング図、第４図は
本発明の実施例における演算装置の動作タイミング図で
ある。 101……算術論理演算装置、102……第１の入力バス、10
3……第２の入力バス、104……第１の入力データラッ
チ、105……第２の入力データラッチ、106……出力バ
ス、107……レジスタ、108……誤り検査訂正回路、109
……書き込み用データラッチ、110……制御回路、111…
…データ入力部、112……訂正可能誤り発生信号。
２図は従来の技術による演算装置の構成図、第３図は従
来の技術による演算装置の動作タイミング図、第４図は
本発明の実施例における演算装置の動作タイミング図で
ある。 101……算術論理演算装置、102……第１の入力バス、10
3……第２の入力バス、104……第１の入力データラッ
チ、105……第２の入力データラッチ、106……出力バ
ス、107……レジスタ、108……誤り検査訂正回路、109
……書き込み用データラッチ、110……制御回路、111…
…データ入力部、112……訂正可能誤り発生信号。
Claims (2)
- 【請求項１】第１の入力バスと第２の入力バスを入力と
して演算を実行し結果を出力バスに出力する算術論理演
算装置と、複数のデータを格納する一入力二出力のレジ
スタと、第１の入力を前記レジスタの第１の出力に接続
し第２の入力を前記出力バスに接続して前記第１の入力
バスにデータを出力する第１のセレクタ付入力データラ
ッチと、第２の入力を前記レジスタの第２の出力に接続
し第２の入力を前記出力バスに接続して前記第２の入力
バスにデータを出力する第２のセレクタ付入力データラ
ッチと、前記レジスタに書き込むためのデータ及びこの
データに対する誤り検査訂正用の冗長データを前記出力
バスから一時格納する書き込み用データラッチと、前記
書き込み用データラッチに一時格納されたデータに対し
て誤りの検査訂正を行い訂正後のデータを前記レジスタ
に対して書き込むと共に訂正可能誤りが発生している場
合に訂正可能誤り発生信号を生成する誤り検査訂正回路
と、外部から前記出力バスにデータを入力するデータ入
力部と、前記訂正可能誤り発生信号によってそれぞれの
ブロックの制御を行う制御回路とを備え、前記制御回路
は、外部から前記レジスタに書き込むデータを前記算術
論理演算装置が連続した次のサイクルで入力データとし
て使用する場合、前記データ入力部からのデータ及びこ
のデータに対する誤り検査訂正用の冗長データを前記書
き込み用データラッチに一時格納させると同時に前記第
１あるいは第２の入力データラッチのいずれかにこの訂
正前のデータを格納させ、次のサイクルで前記算術論理
演算装置に訂正前のデータを使用した所定の演算を実行
させ、かつそのサイクルで前記訂正可能誤り発生信号が
生成された場合、前記書き込み用データラッチが前記出
力バスに出力された演算結果を格納するのを禁止し、前
記レジスタに誤り訂正後のデータを読みださせて外部か
らのデータを直接格納した前記いずれかの入力データラ
ッチにこのデータを格納させ、前記算術論理演算装置に
訂正後のデータを使用させて再び同一の演算を実行させ
るという制御機能を有することを特徴とする演算装置。 - 【請求項２】算術論理演算装置が、レジスタに格納され
たデータを使用して演算を実行する場合、誤り検査訂正
用の冗長データを付加しないでデータを使用することを
特徴とする特許請求の範囲第１項記載の演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330769A JPH0766340B2 (ja) | 1987-12-25 | 1987-12-25 | 演算装置 |
| US07/289,708 US5007056A (en) | 1987-12-25 | 1988-12-27 | Processing circuit having an error detecting and correcting circuit therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330769A JPH0766340B2 (ja) | 1987-12-25 | 1987-12-25 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171033A JPH01171033A (ja) | 1989-07-06 |
| JPH0766340B2 true JPH0766340B2 (ja) | 1995-07-19 |
Family
ID=18236335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62330769A Expired - Lifetime JPH0766340B2 (ja) | 1987-12-25 | 1987-12-25 | 演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5007056A (ja) |
| JP (1) | JPH0766340B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630055A (en) * | 1995-05-05 | 1997-05-13 | Digital Equipment Corporation | Autonomous pipeline reconfiguration for continuous error correction for fills from tertiary cache or memory |
| US6408407B1 (en) * | 1999-06-03 | 2002-06-18 | Ncr Corporation | Methods and apparatus for delegated error handling |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325625B2 (ja) * | 1973-05-08 | 1978-07-27 | ||
| JPS5026434A (ja) * | 1973-07-09 | 1975-03-19 | ||
| US4058851A (en) * | 1976-10-18 | 1977-11-15 | Sperry Rand Corporation | Conditional bypass of error correction for dual memory access time selection |
| IT1089225B (it) * | 1977-12-23 | 1985-06-18 | Honeywell Inf Systems | Memoria con dispositivo rivelatore e correttore a intervento selettivo |
| JPS57196355A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Data processor |
| US4566063A (en) * | 1983-10-17 | 1986-01-21 | Motorola, Inc. | Data processor which can repeat the execution of instruction loops with minimal instruction fetches |
| JPH0721760B2 (ja) * | 1983-12-10 | 1995-03-08 | ソニー株式会社 | ディジタル演算回路 |
| US4641305A (en) * | 1984-10-19 | 1987-02-03 | Honeywell Information Systems Inc. | Control store memory read error resiliency method and apparatus |
| JPS6226580A (ja) * | 1985-07-29 | 1987-02-04 | Hitachi Ltd | 障害処理方式 |
-
1987
- 1987-12-25 JP JP62330769A patent/JPH0766340B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-27 US US07/289,708 patent/US5007056A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01171033A (ja) | 1989-07-06 |
| US5007056A (en) | 1991-04-09 |
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