JPH04102149A

JPH04102149A - メモリ保護回路

Info

Publication number: JPH04102149A
Application number: JP2219322A
Authority: JP
Inventors: Masami Noguchi; 野口　雅美
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-21
Filing date: 1990-08-21
Publication date: 1992-04-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明はメモリリード時に誤り訂正回路（Ｅｒｒｏｒ
　Ｃｏｒｒｅｃｔｉｏｎ　Ｃ１ｒｃｕｉｔ　：以下、’
ＥＣＣ回路と呼ぶ。）でデータエラー（以下、ＥＣＣエ
ラーと呼ぶ。）を検出した場合、設定したメモリアドレ
スに不正データを検出したアドレス（以下、誤リアドレ
スと呼ぶ。）を格納してお（ことによって、ＥＣＣエラ
ー発生の状態をエラー処理時に識別できるメモリ保護回
路に関するものである。

［従来の技術］第３図は、従来のメモリ保護回路を示すブロック図で２
ある。図において、（１）はＣＰＵ、（２）はメモリ、
（３）はＣＰ　Ｕ　（１）からメモリ（２）へデータを
ライトするときはそのデータに対応したパリテイビット
を付加してメモリ（２）に格納し、メモリ（２）からＣ
Ｐ　Ｕ　（１）にデータをリードするときは、このパリ
テイビットをチェックすることによりパリティビットの
ビット数に応じて不正データの訂正または検出を行うＥ
ＣＣ回路、（４）はＣＰ　Ｕ　（１）から出力されるア
ドレス信号、（５）はＣＰ　ＴＪ　（１）とＥＣＣ回路
（３）間のデータ信号。

（６）はＣＰ　Ｕ　（１）から出力されるリード信号。

（７）はパリテイビットを付加したデータ信号。

（８）はＥＣＣ回路（３）とメモリ（２）間のリード信
号、（９）はＥＣＣエラーが発生すると有意になるＥＣ
Ｃエラー信号、　　（１０）は計算機の基本周期を与え
るクロック、　（１１）はクロック（１）から出力され
るクロック信号である。

第４図は、従来のメモリ保護回路のタイミングチャート
である。メモリリードサイクルＴ、はＥＣＣエラーが発
生しない場合を示しており、メモリリードサイクルＴ２
はＥＣＣエラーが発生した場合を示している。

まずメモリリードサイクルＴ１でＥＣＣエラーが発生し
ない場合の回路の動作を説明する。最初にｔＩでアドレ
ス信号（４）が出力される。アドレス信号（４）が確定
した後、リード信号（６）がｔ３で出力され、メモリ（
２）から出力されたデータ信号（７）がＥＣＣ回路（３
）でチェックされ、データ信号（５）として出力される
。ＥＣＣエラーが発生しているか否かの検出はリート信
号（６）のパルス幅の中間点ｔ５で行われる。ここでは
ＥＣＣエラー信号（９）は有意になっていないので、リ
ート信号（６）の立ち上がりｔ７でメモリリードを実行
した後、ＣＰＵ（１）は次の処理に移る。

次にメモリリードサイクルＴ２でＥＣＣエラーが発生し
た場合の回路の動作を説明する。ｔＩ３でアドレス信号
（４）が出力され、ｊ；＋５でデータ信号（５）、リー
ド信号（６）が出力される。ＥＣＣエラーが発生してい
るか否かの検出はリード信号（６）のパルス幅の中間点
ｔ１７で行われ、ＥＣＣエラーが検出されると、ＥＣＣ
エラー信号（９）が有意になり、ＣＰＵ（１）は次の処
理を中止し、エラー処理を実行することになる。

［発明が解決しようとする課題］上記のように従来のメモリ保護回路では。

ＥＣＣエラーの発生によってＣＰ　Ｕ　（１）が停止し
た場合、ＥＣＣエラー発生時の誤りアドレスが保護され
ないため、エラー処理においてＥＣＣエラー発生の状態
が識別できないという課題があつた。

この発明はこのような課題を解決するためになされたも
ので、ＥＣＣエラー信号（９）が有意になった場合、あ
らかじめ格納用アドレスレジスタに設定しておいたメモ
リアドレスに、誤りアドレスを書き込むようにしたこと
で、ＥＣＣエラー発生の状態をエラー処理の段階でプロ
グラム的に識別できるようにすることを目的とする。

［課題を解決するための手段］この発明によるメモリ保護回路は、ＥＣＣエラー発生時
に、誤りアドレスを格納するメモリアドレスをあらかじ
め設定しておく格納用アドレスレジスタと、誤りアドレ
スをラッチして一時的に保護するラッチ回路と、設定し
たメモリアドレスに誤りアドレスを書き込むためのライ
ト信号を生成する格納用ライト信号生成回路とを設けて
。

ＥＣＣエラーが発生した場合、誤りアドレスをメモリ（
４）に格納するようにしたものである。

［作用］この発明によるメモリ保護回路は、ＥＣＣエラー信号（
９）が有意になると、格納用ライト信号生成回路によっ
て格納用ライト信号を生成し、格納用アドレスレジスタ
に設定したメモリアドレスに、ラッチ回路でラッチした
誤りアドレスを格納できるようにしたものである。

［実施例］第１図はこの発明の１実施例を示すブロック図である。

図において、　　（１２）は誤りアドレスを格納するメ
モリアドレスを設定した格納用アドレスレジスタ、　　
（１３）は誤りアドレスをラッチするラッチ回路、　　
（１４）はＥＣＣエラー信号（９）が有意になった時に
誤りアドレスをメモリ（２）に書き込むためのライト信
号を生成する格納用ライト信号生成回路、　　（１５）
は格納用アドレスレジスタ（１２）から出力される誤り
アドレス格納用のアドレス信号、　（１６）はラッチ回
路（１３）でラッチした誤りアドレスがデータとして出
力されるデータ信号、　（１７）はデータ信号（１６）
のタイミングを調整するためのデイレ−回路、　（１８
）はデイレ−回路（１７）で遅延させたデータ信号（１
６）を出力するデータ信号、　（１９）は格納用ライト
信号生成回路（１４）で生成した格納用ライト信号が出
力されるライト信号、　（２０）はライト信号（１９）
のタイミングを調整するためのデイレ−回路、　　（２
１）はデイレ−回路（２ｏ）で遅延させたライト信号（
１９）が出力されるライト信号、　（２２）はＥＣＣエ
ラー信号（９）が有意でないときはアドレス信号（４）
を選択し、ＥＣＣエラー信号（９）が有意のときはアド
レス信号（１５）を選択するセレクタ回路。

（２３）はＥＣＣエラー信号（９）が有意でないときは
データ信号（７）を選択し、ＥＣＣエラー信号（９）が
有意のときはデータ信号（１８）を選択するセレクタ回
路、　（２４）はセレクタ回路（２２）とメモリ（２）
間のアドレス信号、　　（２５）はセレクタ回路（２３
）とメモリ（２）間のデータ信号である。

第２図は一実施例のタイミングチャートである。メモリ
リードサイクルＴ１はＥＣＣエラーが発生しない場合を
示しており、メモリリードサイクルＴ２はＥＣＣエラー
が発生した場合を示している。

メモリリードサイクルＴ１では１回路は従来例でＥＣＣ
エラーが発生しない場合と同様に動作する。アドレス信
号（４）とアドレス信号（２４）が接続され、データ信
号（７）とデータ信号（２５）が接続され、ライト信号
（２１）は生成されていない。

メモリリードサイクルＴ２ではＥＣＣエラーが発生して
いる。この場合、ｔ、７まではメモリリードサイクルＴ
、のｔ５までと同様である。ｔ１□でＥＣＣエラーを検
出し、ＥＣＣエラー信号（９）か有意になると、アドレ
ス信号（１５１，データ信号（１６）及びライト信号（
１９）が出力される。データライトのタイミングを調整
するために、データ信号（１６）及びライト信号（１９
）はそれぞれデイレ−回路（エフ）及びデイレ−回路（
２０）で１クロック分遅延され、ｔ１９でデータ信号（
１８）　、ライト信号（２１）として出力される。セレ
クタ回路（２２）ではＥＣＣエラー信号（９）が有意に
なったタイミングｔ１７でアドレス信号（１５）を選択
し、同様にセレクタ回路（２３）ではＥＣＣエラー信号
（９）が有意になったタイミングｔ１７でデータ信号（
■８）を選択する。従って。

ライト信号（２１）の立ち上がりｔ２３でデータ信号（
２５）に出力されている誤りアドレスがデータとして、
アドレス信号（２４）に出力されている格納アドレスに
書き込まれることになる。

［発明の効果］この発明は以上説明したとおり、メモリリード時にＥＣ
Ｃエラーが発生した場合、その時の誤りアドレスをあら
かじめ格納用アドレスレジスフ（１２）に設定しておい
たメモリアドレスに格納するようにしたことで９発生し
たエラー情報をＣＰＵ（１）のエラー処理の段階でプロ
グラム的に識別できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の１実施例を示すブロック図、第２図
は１実施例のタイミングチャート、第３図は従来例を示
すブロック図、第４図は従来例のタイミングチャートで
ある。図において、（１）はＣＰＵ、（２）はメモリ。（３）はＥＣＣ回路、（４）はアドレス信号、（５）は
データ信号、（６）はリード信号、（７）はデータ信号
、（８）はリード信号、（９）はＥＣＣエラー信号、　
（１０）はクロック、　（１１）はクロック信号、　（
１２）は格納用アドレスレジスタ、　（１３）はラッチ
回路。（１４）は格納用ライト信号生成回路、　　（ｉｓ）は
アドレス信号、　（１６１はデータ信号、　（１７）は
デイレ−回路、　（１８）はデータ信号、　　（１９）
ハラ−ｉ’　ト信号、　　（２０）はデイレ−回路、　
ｆ２１）はライト信号、　（２２）はセレクタ回路、　
　（２３）はセレクタ回路、　　（２４）はアドレス信
号、　（２５）はデータ信号である。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

　ＣＰＵからメモリへデータをライトするときはそのデ
ータに対応するパリテイビットを付加してメモリに格納
し、メモリからＣＰＵにデータをリードするときはこの
パリテイビットをチェックすることにより、付加したパ
リテイビットのビット数に応じて不正データの訂正また
は検出を行う誤り訂正回路と、メモリからＣＰＵへデー
タをリードする時に不正データを検出した場合、その不
正データを検出したアドレスを格納するメモリアドレス
を設定しておく格納用アドレスレジスタと、不正データ
を検出したアドレスをメモリに書き込むためのライト信
号を生成する格納用ライト信号生成回路と、不正データ
を検出したアドレスをラッチするラッチ回路とを設けた
ことを特徴とするメモリ保護回路。