JP2708979B2 - シフト加算方式を用いた乗算回路 - Google Patents
シフト加算方式を用いた乗算回路Info
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- JP2708979B2 JP2708979B2 JP3218856A JP21885691A JP2708979B2 JP 2708979 B2 JP2708979 B2 JP 2708979B2 JP 3218856 A JP3218856 A JP 3218856A JP 21885691 A JP21885691 A JP 21885691A JP 2708979 B2 JP2708979 B2 JP 2708979B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理装置
などに使用されるデジタル乗算回路に関し、特に、シフ
ト加算方式を用いた乗算回路に関する。
などに使用されるデジタル乗算回路に関し、特に、シフ
ト加算方式を用いた乗算回路に関する。
【０００２】
【従来の技術】一般に、シフト加算方式を用いた乗算回
路は、図６に示すように構成される。乗数が５ビット場
合、被乗数ａ（ａ0、ａ1、・・・・）が印加されるシフ
トレジスタ１は、４個のＤＦＦ２から構成され、各出力
は乗数ｂの各ビットｂ0〜ｂ4が一方の入力に印加された
ＡＮＤゲート３の他方の入力に印加される。下位２ビッ
トのＡＮＤゲートＧ０及びＧ１の各出力はフルアダー回
路４（ＦＡ１）の入力に印加され、ＡＮＤゲートＧ３〜
Ｇ４の各出力は前段のフルアダー回路４の出力Ｓととも
に次段のフルアダー回路４に印加される。また、各フル
アダー回路のキャリー出力ＣOとキャリー入力ＣIの間に
は、キャリー保持用のＤＦＦ５が設けられている。
路は、図６に示すように構成される。乗数が５ビット場
合、被乗数ａ（ａ0、ａ1、・・・・）が印加されるシフ
トレジスタ１は、４個のＤＦＦ２から構成され、各出力
は乗数ｂの各ビットｂ0〜ｂ4が一方の入力に印加された
ＡＮＤゲート３の他方の入力に印加される。下位２ビッ
トのＡＮＤゲートＧ０及びＧ１の各出力はフルアダー回
路４（ＦＡ１）の入力に印加され、ＡＮＤゲートＧ３〜
Ｇ４の各出力は前段のフルアダー回路４の出力Ｓととも
に次段のフルアダー回路４に印加される。また、各フル
アダー回路のキャリー出力ＣOとキャリー入力ＣIの間に
は、キャリー保持用のＤＦＦ５が設けられている。
【０００３】図６に示された乗算回路によると、乗数ｂ
のビットが“１”のＡＮＤゲート３のみを介してシフト
された、即ち、２n（ｎはシフトの段数）倍された被乗
数が各々加算され、乗算結果として出力される。しかし
ながら、図６の乗算回路は被乗数及び乗数が正の場合に
は使用できるが、被乗数あるいは乗数の一方が負の場合
には、負のデータから２の補数を求め、絶対値どうしの
乗算を行った後に、乗算結果から２の補数を求めて符号
を付さなければならない。
のビットが“１”のＡＮＤゲート３のみを介してシフト
された、即ち、２n（ｎはシフトの段数）倍された被乗
数が各々加算され、乗算結果として出力される。しかし
ながら、図６の乗算回路は被乗数及び乗数が正の場合に
は使用できるが、被乗数あるいは乗数の一方が負の場合
には、負のデータから２の補数を求め、絶対値どうしの
乗算を行った後に、乗算結果から２の補数を求めて符号
を付さなければならない。
【０００４】デジタル信号処理装置などでは、負の定数
を乗算することがしばしば行われている。例えば、乗数
が−３０の場合には図７に示すような乗算回路が使用さ
れていた。−３０を乗算すると言うことは、被乗数に−
１を乗算したものに３０を乗算することであり、３０を
示すバイナリデータの “１”が立っているビットに相
当するシフトレジスタ６の出力を反転し＋１を加算する
ことによって被乗数の２の補数を得、これらを加算する
ことである。そこで、図においては、シフトレジスタ６
の１段目、２段目、３段目、及び、４段目のＤＦＦ７の
各出力はインバータ８によって反転され、各々従属接続
されたハーフアダー回路９（ＨＡ１）及びフルアダー回
路１０（ＦＡ２、ＦＡ３、ＦＡ４）の加算入力Ｂに印加
される。また、１段目の反転出力が印加されたハーフア
ダー回路ＦＡ１の加算入力Ａとキャリー出力ＣOとの間
と、フルアダー回路１０のキャリー出力ＣOとキャリー
入力ＣOの間には、キャリー保持用のＤＦＦ１１が各々
接続される。ここで、ＤＦＦ１１のセット入力Ｓにはセ
ット信号ＳＥＴが印加され、シフトクロックＣＬＫを印
加する前に、ＤＦＦ１１をセット状態にする。
を乗算することがしばしば行われている。例えば、乗数
が−３０の場合には図７に示すような乗算回路が使用さ
れていた。−３０を乗算すると言うことは、被乗数に−
１を乗算したものに３０を乗算することであり、３０を
示すバイナリデータの “１”が立っているビットに相
当するシフトレジスタ６の出力を反転し＋１を加算する
ことによって被乗数の２の補数を得、これらを加算する
ことである。そこで、図においては、シフトレジスタ６
の１段目、２段目、３段目、及び、４段目のＤＦＦ７の
各出力はインバータ８によって反転され、各々従属接続
されたハーフアダー回路９（ＨＡ１）及びフルアダー回
路１０（ＦＡ２、ＦＡ３、ＦＡ４）の加算入力Ｂに印加
される。また、１段目の反転出力が印加されたハーフア
ダー回路ＦＡ１の加算入力Ａとキャリー出力ＣOとの間
と、フルアダー回路１０のキャリー出力ＣOとキャリー
入力ＣOの間には、キャリー保持用のＤＦＦ１１が各々
接続される。ここで、ＤＦＦ１１のセット入力Ｓにはセ
ット信号ＳＥＴが印加され、シフトクロックＣＬＫを印
加する前に、ＤＦＦ１１をセット状態にする。
【０００５】図７の乗算回路によれば、セット信号ＳＥ
Ｔによりキャリー保持用のＤＦＦ１１をセットすること
により、ハーフアダー回路ＨＡ１において被乗数ａの−
２倍の数値に＋１が加算されて２の補数が出力され、同
様に、各フルアダー回路１０においても−４倍、−８
倍、−１６倍されたデータに＋１が加算されて、各々２
の補数が出力され、そして加算される。従って、フルア
ダー回路ＦＡ４の加算出力が乗算結果、−３０×（ａ4
ａ3ａ2ａ1ａ0）となる。
Ｔによりキャリー保持用のＤＦＦ１１をセットすること
により、ハーフアダー回路ＨＡ１において被乗数ａの−
２倍の数値に＋１が加算されて２の補数が出力され、同
様に、各フルアダー回路１０においても−４倍、−８
倍、−１６倍されたデータに＋１が加算されて、各々２
の補数が出力され、そして加算される。従って、フルア
ダー回路ＦＡ４の加算出力が乗算結果、−３０×（ａ4
ａ3ａ2ａ1ａ0）となる。
【０００６】
【発明が解決しようとする課題】しかしながら、図６及
び図７に示された乗算回路では、乗数が２n以外の数値
の場合にはシフトレジスタ１または６に接続される加算
回路及びキャリー保持回路の構成が複雑となり、集積回
路化されたデジタル信号処理装置に組み込む際に素子数
の増大となる欠点があった。
び図７に示された乗算回路では、乗数が２n以外の数値
の場合にはシフトレジスタ１または６に接続される加算
回路及びキャリー保持回路の構成が複雑となり、集積回
路化されたデジタル信号処理装置に組み込む際に素子数
の増大となる欠点があった。
【０００７】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、被乗数がシフトされるｎ
段のシフトレジスタと、乗数を±ａn２n±ａn-1２n-1±
・・・±ａ1２±ａ0２ 0の形の最少項数で表現し、前記
各項に対応する前記シフトレジスタの出力段からの出力
信号が印加される加算回路と、前記乗数の各項の符号が
負の場合に前記シフトレジスタの対応する段の出力を反
転するとともに該反転出力に１を加算する２の補数作成
回路とを備えたることにより、構成が簡単なシフト加算
方式を使用した乗算回路を供するものである。
鑑みて創作されたものであり、被乗数がシフトされるｎ
段のシフトレジスタと、乗数を±ａn２n±ａn-1２n-1±
・・・±ａ1２±ａ0２ 0の形の最少項数で表現し、前記
各項に対応する前記シフトレジスタの出力段からの出力
信号が印加される加算回路と、前記乗数の各項の符号が
負の場合に前記シフトレジスタの対応する段の出力を反
転するとともに該反転出力に１を加算する２の補数作成
回路とを備えたることにより、構成が簡単なシフト加算
方式を使用した乗算回路を供するものである。
【０００８】
【作用】上述の手段によれば、乗数が最少項数の加算と
減算によって表現されるため、シフトレジスタからの出
力取り出し数が減少し、これら出力信号の加算回路及び
キャリー保持回路の構成が少なくなる。また、乗数が負
の場合にも２の補数を作成する回路が少なくて構成でき
るので、システムの縮小化を図ることが可能となる。
減算によって表現されるため、シフトレジスタからの出
力取り出し数が減少し、これら出力信号の加算回路及び
キャリー保持回路の構成が少なくなる。また、乗数が負
の場合にも２の補数を作成する回路が少なくて構成でき
るので、システムの縮小化を図ることが可能となる。
【０００９】
【実施例】図１は、本発明の実施例を示す回路図であ
り、乗数が３０の場合を示す。乗数３０は、２5−２1と
表現できるから、シフトレジスタの５段目の出力、即
ち、被乗数を３２倍した出力からシフトレジスタの１段
目の出力、即ち、被定数を２倍した出力を引けばよい。
従って、図１の回路は、５個のＤＦＦ１２から構成され
たシフトレジスタ１３と、５段目のＤＦＦ１２の出力
（×３２）と１段目のＤＦＦ１２の出力（×２）をイン
バータ１４によって反転した出力を加算するフルアダー
回路１５と、フルアダー回路１５のキャリー出力ＣOと
キャリー入力ＣI間に接続されたＤＦＦ１６とから構成
される。
り、乗数が３０の場合を示す。乗数３０は、２5−２1と
表現できるから、シフトレジスタの５段目の出力、即
ち、被乗数を３２倍した出力からシフトレジスタの１段
目の出力、即ち、被定数を２倍した出力を引けばよい。
従って、図１の回路は、５個のＤＦＦ１２から構成され
たシフトレジスタ１３と、５段目のＤＦＦ１２の出力
（×３２）と１段目のＤＦＦ１２の出力（×２）をイン
バータ１４によって反転した出力を加算するフルアダー
回路１５と、フルアダー回路１５のキャリー出力ＣOと
キャリー入力ＣI間に接続されたＤＦＦ１６とから構成
される。
【００１０】ここで、ＤＦＦ１６のセット入力Ｓにはセ
ット信号ＳＥＴが印加され、シフトクロックＣＬＫを印
加して乗算を開始する前に、ＤＦＦ１６がセット状態に
設定される。即ち、被乗数ａを２倍したデータを反転
し、これに＋１を加算することによって２の補数を算出
するのである。図２は、図１に示した回路の動作を説明
するタイミング図であり、シフトクロックＣＬＫと、シ
フトレジスタ１３の各入出力、及び、加算出力を示して
いる。シフトクロックＣＬＫが印加される前に、セット
信号ＳＥＴによりＤＦＦ１６がセットされると、フルア
ダー回路１５のキャリー入力ＣIには“１”が印加され
る。ここでインバータ１４の出力、即ち、２倍された反
転出力は“１”であるため、フルアダー回路１５の加算
出力ＯＵＴは“０”となり、キャリー出力ＣOが“１”
となる。そして、シフトクロックＣＬＫが印加される
と、シフトレジスタ１３に印加された被乗数ａの最下位
ビットａ0が１段目のＤＦＦ１２にシフトされる。従っ
て、フルアダー回路１５の加算出力は、ａ0の反転出力
＊ａ0とキャリー“１”の加算された結果となる。さら
に、シフトクロックＣＬＫが印加されると反転出力＊ａ
1とＤＦＦ１６の出力、即ち、前回の加算結果のキャリ
ーＣの加算結果がフルアダー回路１５から出力される。
以下同様にして、図２のＯＵＴに示される加算出力が得
られる。
ット信号ＳＥＴが印加され、シフトクロックＣＬＫを印
加して乗算を開始する前に、ＤＦＦ１６がセット状態に
設定される。即ち、被乗数ａを２倍したデータを反転
し、これに＋１を加算することによって２の補数を算出
するのである。図２は、図１に示した回路の動作を説明
するタイミング図であり、シフトクロックＣＬＫと、シ
フトレジスタ１３の各入出力、及び、加算出力を示して
いる。シフトクロックＣＬＫが印加される前に、セット
信号ＳＥＴによりＤＦＦ１６がセットされると、フルア
ダー回路１５のキャリー入力ＣIには“１”が印加され
る。ここでインバータ１４の出力、即ち、２倍された反
転出力は“１”であるため、フルアダー回路１５の加算
出力ＯＵＴは“０”となり、キャリー出力ＣOが“１”
となる。そして、シフトクロックＣＬＫが印加される
と、シフトレジスタ１３に印加された被乗数ａの最下位
ビットａ0が１段目のＤＦＦ１２にシフトされる。従っ
て、フルアダー回路１５の加算出力は、ａ0の反転出力
＊ａ0とキャリー“１”の加算された結果となる。さら
に、シフトクロックＣＬＫが印加されると反転出力＊ａ
1とＤＦＦ１６の出力、即ち、前回の加算結果のキャリ
ーＣの加算結果がフルアダー回路１５から出力される。
以下同様にして、図２のＯＵＴに示される加算出力が得
られる。
【００１１】図３は、本発明の他の実施例を示す回路図
であり、乗数が−３０の場合を示す。乗数−３０は、−
２5＋２1と表現できるから、図３は、図１の構成におい
て、シフトレジスタ１３の５段目の出力をインバータ１
７によって反転し、この反転出力と１段目の出力がフル
アダー回路１５に印加される構成となっている。そして
シフトクロックＣＬＫを印加して乗算を開始する前に、
ＤＦＦ１６をセット状態に設定することにより、被乗数
ａを−３２倍したデータを反転し、これに＋１を加算す
ることによって２の補数を算出している。
であり、乗数が−３０の場合を示す。乗数−３０は、−
２5＋２1と表現できるから、図３は、図１の構成におい
て、シフトレジスタ１３の５段目の出力をインバータ１
７によって反転し、この反転出力と１段目の出力がフル
アダー回路１５に印加される構成となっている。そして
シフトクロックＣＬＫを印加して乗算を開始する前に、
ＤＦＦ１６をセット状態に設定することにより、被乗数
ａを−３２倍したデータを反転し、これに＋１を加算す
ることによって２の補数を算出している。
【００１２】図３によれば、フルアダー回路１５の加算
出力は、−３０×（ａ4ａ3ａ2ａ1ａ 0）となる。図４
は、本発明の他の実施例を示す回路図であり、乗数が２
９の場合を示す。乗数２９は、２5−２1−２0と表現で
きるから、シフトレジスタの５段目の出力、即ち、被乗
数を３２倍した出力から被乗数を１倍した出力と２倍し
た出力を引けばよい。従って、図４は、図１と同じシフ
トレジスタ１３と、シフトレジスタ１３の入力を反転す
るインバータ１８と、１段目のＤＦＦ１２の出力を反転
するインバータ１９と、インバータ１８及び１９の出力
が印加されたフルアダー回路２０と、フルアダー回路２
０のキャリー出力ＣOとキャリー入力ＣI間に接続された
ＤＦＦ２１と、フルアダー回路２０の加算出力とシフト
レジスタ１３の５段目の出力が印加されたフルアダー回
路２２と、フルアダー回路２２のキャリー出力ＣOとキ
ャリー入力ＣI間に接続されたＤＦＦ２３とから構成さ
れる。ここでＤＦＦ２１及び２３は、信号ＳＥＴによ
り、シフトクロックＣＬＫを印加して乗算を開始する前
にセット状態に設定される。即ち、被乗数の−１倍と−
２倍のデータに各々＋１、即ち、＋２を加算することに
よって各々の２の補数を算出するのである。従って、フ
ルアダー回路２２の加算出力は、２９×（ａ4ａ3ａ2ａ1
ａ0）となる。
出力は、−３０×（ａ4ａ3ａ2ａ1ａ 0）となる。図４
は、本発明の他の実施例を示す回路図であり、乗数が２
９の場合を示す。乗数２９は、２5−２1−２0と表現で
きるから、シフトレジスタの５段目の出力、即ち、被乗
数を３２倍した出力から被乗数を１倍した出力と２倍し
た出力を引けばよい。従って、図４は、図１と同じシフ
トレジスタ１３と、シフトレジスタ１３の入力を反転す
るインバータ１８と、１段目のＤＦＦ１２の出力を反転
するインバータ１９と、インバータ１８及び１９の出力
が印加されたフルアダー回路２０と、フルアダー回路２
０のキャリー出力ＣOとキャリー入力ＣI間に接続された
ＤＦＦ２１と、フルアダー回路２０の加算出力とシフト
レジスタ１３の５段目の出力が印加されたフルアダー回
路２２と、フルアダー回路２２のキャリー出力ＣOとキ
ャリー入力ＣI間に接続されたＤＦＦ２３とから構成さ
れる。ここでＤＦＦ２１及び２３は、信号ＳＥＴによ
り、シフトクロックＣＬＫを印加して乗算を開始する前
にセット状態に設定される。即ち、被乗数の−１倍と−
２倍のデータに各々＋１、即ち、＋２を加算することに
よって各々の２の補数を算出するのである。従って、フ
ルアダー回路２２の加算出力は、２９×（ａ4ａ3ａ2ａ1
ａ0）となる。
【００１３】図５は、本発明の更に他の実施例を示す回
路図であり、乗数が−２９の場合を示す。乗数−２９
は、−２5＋２1＋２0と表現できるから、シフトレジス
タの５段目の反転出力、即ち、被乗数を−３２倍した出
力に被乗数を１倍した出力と２倍した出力を加算すれば
よい。従って、図５は、図４の構成において、シフトレ
ジスタ１３の入力と１段目のＤＦＦ１２の出力をフルア
ダー回路２０に印加し、フルアダー回路２０の加算出力
と５段目の出力をインバータ２４によって反転した出力
をフルアダー回路２２に印加した構成である。
路図であり、乗数が−２９の場合を示す。乗数−２９
は、−２5＋２1＋２0と表現できるから、シフトレジス
タの５段目の反転出力、即ち、被乗数を−３２倍した出
力に被乗数を１倍した出力と２倍した出力を加算すれば
よい。従って、図５は、図４の構成において、シフトレ
ジスタ１３の入力と１段目のＤＦＦ１２の出力をフルア
ダー回路２０に印加し、フルアダー回路２０の加算出力
と５段目の出力をインバータ２４によって反転した出力
をフルアダー回路２２に印加した構成である。
【００１４】ここで、ＤＦＦ２１は、セット信号ＳＥＴ
によりリセット状態にされ、ＤＦＦ２３は、セット信号
ＳＥＴによりセット状態にされる。即ち、被乗数の−３
２倍のデータに＋１が加算されて２の補数が算出され
る。従って、フルアダー回路２２の加算出力は、−２９
×（ａ4ａ3ａ2ａ1ａ0）となる。
によりリセット状態にされ、ＤＦＦ２３は、セット信号
ＳＥＴによりセット状態にされる。即ち、被乗数の−３
２倍のデータに＋１が加算されて２の補数が算出され
る。従って、フルアダー回路２２の加算出力は、−２９
×（ａ4ａ3ａ2ａ1ａ0）となる。
【００１５】
【発明の効果】上述の如く、本発明によれば、乗数を±
２n±２n-1±・・・・±２1±２0という形で且つ最少項
数で表現することにより、シフトレジスタからの出力信
号の取り出し数が減少し、加算回路及びキャリー保持回
路の構成が簡単及び少なくなるため、集積回路化された
信号処理装置のシステムが単純化され、集積回路の構成
素子数が減少される。
２n±２n-1±・・・・±２1±２0という形で且つ最少項
数で表現することにより、シフトレジスタからの出力信
号の取り出し数が減少し、加算回路及びキャリー保持回
路の構成が簡単及び少なくなるため、集積回路化された
信号処理装置のシステムが単純化され、集積回路の構成
素子数が減少される。
【図１】本発明の実施例を示す回路図である。
【図２】図１の動作を説明するタイミング図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】本発明の他の実施例を示す回路図である。
【図５】本発明の他の実施例を示す回路図である。
【図６】従来例を示す回路図である。
【図７】従来例を示す回路図である。
１２、１６、２１、２３ ＤＦＦ １３ シフトレジスタ １４、１７、１８、１９、２４ インバータ １５、２０、２２ フルアダー回路
Claims (1)
- 【請求項１】 デジタル信号処理装置などに使用される
デジタル乗算回路であり、特に扱う乗数が定数であるシ
フト加算方式を用いた乗算回路において、 被乗数がシフトされるｎ段のシフトレジスタと、±ａ n 2
n ±ａ n-1 2 n-1 ±・・・±ａ 1 2±ａ 0 2 0 (ａ n =１、ａ 0 乃至
ａ n-1 =０または１）の形の最少項数で表現される前記乗
数の乗数係数（ａ 0 乃至ａ n )が非零となる各項に対応す
る前記シフトレジスタの出力段に接続され、該出力段か
らの出力信号が印加される加算回路と、前記乗数の各項
の符号が負の場合に前記シフトレジスタの対応する段の
出力を反転するとともに該反転出力に１を加算する２の
補数作成回路とを備えたことを特徴とするシフト加算方
式を用いた乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218856A JP2708979B2 (ja) | 1991-08-29 | 1991-08-29 | シフト加算方式を用いた乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218856A JP2708979B2 (ja) | 1991-08-29 | 1991-08-29 | シフト加算方式を用いた乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553770A JPH0553770A (ja) | 1993-03-05 |
| JP2708979B2 true JP2708979B2 (ja) | 1998-02-04 |
Family
ID=16726396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218856A Expired - Fee Related JP2708979B2 (ja) | 1991-08-29 | 1991-08-29 | シフト加算方式を用いた乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708979B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606339B2 (ja) * | 1988-11-30 | 1997-04-30 | 日本電気株式会社 | 乗算器 |
-
1991
- 1991-08-29 JP JP3218856A patent/JP2708979B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553770A (ja) | 1993-03-05 |
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