JPS583028A - ２進数シリアル演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２進数シリアル演算方式に関するものであっ
て、例えば２進数算ビツトで表されるデータを加減算す
るとき、全ビットをパラレル演算する代りに記憶手段を
用いて同一桁毎に順次シリアル演算で行うように構成す
ることにより構成簡単な装置で演算できる演算方式を提
供するものである。

従来、２進数外ビツトで表わされるデータＡ（”ｎ−Ｉ
　　Ｇｎ−１−・−・１ｌＬｅ）とＢ　　（ｂｎ−ｔ　
　ｂｎ−ト・−・−ｂｅ）とを加算する場合、第１図に
示すようにこれらの各ビットを並列に入力する加算器１
を使用し加減算を行っていた。そのため入力値が大きく
なり、その演算する値が大きくなると加算器そのものの
構造も非常に大きくならざるを得なかった。例えば、第
２図に示す如＜、Ａ＋Ｂ＋Ｃ・・・・・・とＸ＋Ｙ＋Ｚ
・・・との大小関係を比較する場合には、加算器１およ
び２を用意し、先づ加算器ＩＫてＡ＋Ｂを計算する。そ
してこれにＣを加算し、以下これをくり返してＡ＋Ｂ＋
Ｃ・・・・・・を求める。同様に加算器２でＸ＋Ｙを加
算し、ついでこれに２を加算し、このようなことをくり
返してｘ＋ｙ＋ｚ＋・・・・・・を求める。そしてこれ
らの演算結果を比較器３に伝達して大小関係を比較して
いた。−したがってこのような場合、演算桁数が太き−
くなればなる程加算器も大型化する問題があった。特に
従来良く使用されている４ビット並列入力型の加算器で
は、例えばそれぞれ４ビツト構成のデータであるに十Ｂ
′とＸ′＋Ｙ’の比較を行うには、３個（演算用ＩＣが
２側、比較用ＩＣが１個）のＩＣを必要とするが、入力
するデータのビット数が例えば１２ビツトになると、必
要なＩＣの数も９個となる０また、並列入力型加算器で
は演算回数が増ええり、データ個数が増えると、そｉＫ
応じて必要なＩＣの個数も多くなる。その結果、データ
の構成ビット数、演算回数、データ個数が多くなるにつ
れて回路規模が指数函数的に大きくなってしまうという
問題点がある。

したがって、本発明は、以上のように、従来パラレル演
算することＫより回路規模が大きくなるて同一桁毎に順
次シリアル演算を行える構成簡単な２進数シリアル演算
方式を提供するものである。

そのために本発明の２進数シリアル演算方式は、演算す
るデータの最下位ビットから上位ピッ）Ｋ向って順次同
格のビットを同時に入力して演算するシリアル演算装置
において、先行入力ビットの演算の結果によりオーパフ
ローマはボローの有無の情報を有するフィードバック情
報と入力ビットとにより構成されたアドレスに演算結果
とこの演算結果にもとづく後続上位ビットのためのフィ
ードバック情報を配憶する記憶手段と、上計先行人カビ
ットのフィードバック情報を取込んで保持し、後続上位
ビットに付加［７て上記アドレスを構成させる情報保持
手段を具、備し、データを最下位ピントから各ビット毎
に上記フィードバック情報とともに入力して上記記憶手
段のアドレスを指定し、この指定によりこのアドレスに
予め記憶されている演算結果およびフィードバック情報
を出力させることを特徴とす′る。

次に本発明の一実施例を説明するに先立ち本発明の原理
を第３図について説明する。

いま、Ａ＝１０１０．Ｂ＝０１１１、Ｃ＝００１１、Ｄ
＝０１００によりＡ＋Ｂ−Ｃ−Ｄの演算を行う例につい
て説明する。第３図に示すように、先ず最下位桁■の演
算を行ないその結果「０」を得る。以下同様に各桁演算
してその結果を得ると、第２桁■は「１」、第３桁■は
「０」、第４桁は「１」となる。これらの結果からｒｌ
ｏｌｏＪの演舞値が求められる。この演算値を求めるた
めに本発明では、第４図に示すように、例えば４人力の
アドレス端子ｄａｂαを有するＲＯＭを使用する。この
ＲＯＭは、アドレス端子ｄｃｂａに前記■のｒ　Ｏ１１
０−１というアドレスが入力したとき「０」という出力
を生じ、■のｒｏｌｌｌＪというアドレスがスカした「
１」という出力を生じ、■のｒｌｏｌｏＪというアドレ
スが入力したとき「０」という出力を生じ、■のｒｏｏ
ｏｌＪというアドレスが入力したとき出力「１」を生じ
て演算値ｒ１０１０Ｊを出力するように、Ａ、ＢＳＣ。

Ｄの各桁のビット「１」、「０」のすべてに対して演算
結果が出力されるように構成されている。

ただし、実際の演算に際して社、各桁の演算結果にもと
づき、キャリーやボローが生ずるので、この補正のため
に、上記アドレスに２ビツトのフィードバック情報を追
加した６ビツトアドレスを作ね、キャリーやボローに対
処するものである。

このために第５図に示すようにデータＡＳＢ、Ｃ。

Ｄが入力されるアドレス端子ｄｃｂａの他にフィードバ
ック情報端子ｆｒ、　ｆ雪を追加したＲＯＭ４を設け、
これらのフィードバック情報を前桁の演算結果を出力す
るとき同時に出力してラッチ５に保持し、これを後続の
上位桁の演算のとき付加してアドレスとする。例えば、
フィードバック情報としてキャリーやボローの有無に応
じて第６因に示すよう力出力を発生させる。そして、こ
のような第６図に示し走出力を使用して上記Ａ＋Ｂ−Ｃ
−Ｄの演算を行うときに使用される６ビツトアドレスＲ
ＯＭ４の動作特性は第７図に示される０ここで、山は演
算結果を示し、ＤＩＩｈ−はフイードパック情報を示す
。この第７図において各入力データｄＣｂαに対して、
それぞれ４個の出力が示されているが、これらはそれぞ
れ前桁の演算結果にもとづく第６図のフィードバック情
報の順に応じて示されているものである◇珂えば、第４
図■の演算を行なうとき、前桁の演算の結果キャリーや
ボローがなければ、そのフィードバック情報は（０、０
）であるので、ｄｃｒｏ、１４、ｂａｒｌｌｌ」で指定
された４つのデータのうち一番上のデータ「１」「０」
「０」がその厖−１１１ｉ＋ｔ−Ｄｅｎに出力されるこ
とになる。もしも前桁の演算でキャリーがあればこのキ
ャリーを含めた演算結果の出力「０」とキャリー「１」
が生ずるため、その２番目に示すデータｒＯ’ＪｒＯＪ
ｒｌＪがそれぞれＤｌｌ、Ｄｌｌ、〜から出力される。

同様に前桁の演算結果がボロー１、ボロー２のときは、
これらに応じてその３番目、４１１目のデータがそれぞ
れ出力されることになる。ここでａ　−１−ｂ　−ｃ　
−ｄ−１、つまり（ｄ、ｅ、ｂ、ｅＬ）＝　（ｒｏｏｏ
ｌＪ、ｒｏｏｌｏＪ、、ｒｏｌｌｌＪ、ｒｌｏｌｌＪ）
のプのフィードバック情報がｒＯ，ＯＪのときは、第６
図から前桁までの状態がα＋ｂ　−ｃ　−ｄ　＞　０で
キャリーなしより、結果としてα＋ｂ　−ｃ　−ｄ　）
　Ｑでキャリーましとなり、演算結果はａ＋ｂ−ｃ−ｄ
＝１より「１」となる。つまり出力として「１００」が
生ずる。次に前桁からのフィードバック情報がｒＯ，Ｉ
Ｊのときは、キャリー１であるので、α＋ｂ　−ｃ　−
ｄ　＋　１　＝　２となり、これを２進数で取扱うと「
１０」となってキャリー１となる。

演算結果は「０」である。従？てｒｏｏｌＪが出力され
る。次に前桁のフィードバック情報が（１゜０）のとき
は、前桁までの状態がａ　＋　ｂ　−ｃ　−ｄ　（０で
ボロー１よりα＋ｂ　−ｃ　−ｄ　＝　０となり、キャ
リーなしとなる。演算結果は０である。従って「０００
」が出力される。最後に前桁のフィードバック情報が（
１１）のときは、ａ　＋ｂ　−ｅ　−ｄ　（０でプロー
２であるため、ａ　＋　ｂ　−ｃ　−ｄ　−２＝−１と
なり、ボロー１となる。演算結果はｒｌＪである。従っ
てｒｌｌＯＪが出力される。このようにしてＲＯＭに記
憶されたａ　十ｂ　−ｃ　−ｄ　＝　１のブロックの記
憶内容が出力される。同様にα＋ｂ　−ｃ　−ｄ　＝　
２．０、−１、−２、となる各ブロックについても求め
られる。

次に第８図にもとづいて具体的データの演算例を説明す
る。

いま、Ａ＝１、Ｂ＝５、Ｃ＝２、Ｄ＝６とした場合を示
す。２進数ではＡ＝ｒ０００１Ｊ、Ｂ−ｒＯｌｏｌＪ、
Ｃ＝ｒ　００１０　Ｊ、Ｄ＝ｒ０１１０」でおる。先ず
最下位桁■の演算ではＲＯＭ４のｆｌ、！鵞にクリア信
号ｒＯＪｒＯＪが入力され、ｄ、ｃ、ｂ、ａＫｒＯＪ、
ｒ　Ｏ’Ｊ、「１」、「１」が入力されると、第７図よ
り「ｏｏｌ」が出力される。このうち先頭のｒＯＪは演
算結果として出力され、ｒｏｌＪはラッチに保持される
。この「０１」はＲＯＭ４のｆｌ、ｆ鵞にフィードバッ
クされ、第２桁目の演算でｄ、ｃ、ｂ、ａ、に「１′」
、「１」、「０」、「ｏ」が入力されたとき、ＲＯＭか
らｒｌｌＯＪが出力される。これも上記と同様に先頭の
１は演算結果として出力され、「１ｏ」は１−イードバ
ック情報として第３桁目の演算にフィードバックされる
。との第３桁目社上記と同様にして出力ｒｌｌＯＪが生
じ、演算結果はｒｌＪとなり、フィードバック情報「１
０」は第４桁目の演算にフィードバックされる。第４桁
目は上記と同様にして出力ｒｌｌＯＪが生じ、演算結果
はｒｌＪ、フィードバック情報ａｒｌＯＪとがる。

上記演算結果ｒＯＪｒｌＪｒｌＪｒ１．ＪよりＡ＋Ｂ−
Ｃ−Ｄの演算値はｒｌｌｌＯＪとなる。また、第４桁目
のフィードバック情報「１０」よりＡ十Ｂ＜Ｃ＋Ｄとな
る。

次に本発明の他の実施例を第９図にもとづいて説明する
。

第９図は、３Ａ＋Ｂ−４０の演算を行なう・場合を示す
。この場合、フィードパ、ツク情報として３ビツト必要
であるので、３ビツト用のラッチ５を使用する。そして
このラッチの動作特性を第１０図に示す。そしてこの３
Ａ＋Ｂ−４Ｃに関するＲＯＭ４’Ｈその動作特性が入力
に応じて第１１図に示す出力を生じるものである。この
ＲＯＩＭ　４’のα′、ｂ′、Ｃ′にはそれぞれ入力デ
ータＡ、Ｂ、Ｃが入力される。このＲＯＭ　４’には３
Ａ＋Ｂ−４Ｃの演算が遂′行された結果得られる出力が
Ｖ、録されているので、上記Ａ、Ｂ、Ｃの各桁のビット
の入力によ勢上記出力が得られる。第１１図の８つの出
力データは、前桁の演算結果の第１０図のキャリー０〜
３、ボロー１〜４の有無に応じた順で図示されている。

なお、この出力フィードバック情報より明かな如く、出
力情報へが「０」のとき＃ｉ３Ａ＋Ｂ−４Ｃ≧Ｏとなる
ので、その演算値が正負のみ必！！なときには、この〜
　の出力を検討することにより、その結果を求めること
ができる。

本発明はこのようにフィードバック情報のビット数を増
やしてＲＯＭの内容を必要とする演算式に応じて構成す
ることにより任倉の演算および大小比較を行うことがで
きる。この場合、ＲＡＭを用いて内容を書換えることに
より、１つの回路でいろいろな演算を行うことができる
。さらに第１２図に示す如く、その演算結果にもとづき
演算を行なうようｆｒｙ＝ｆ　（ｚ　＋　ｙ　ｌ　Ｚ）
の如き関係に対ることかできる。

さらに他の実施例として、入力データの入力タイミング
をｔビット早めた秒、ｊ−１？ット遅くすることにより
、入力データ自から？　（Ｌ）’、又は７倍したデータ
を入力することができる。これらを組合せるととＫより
いろいろな演算を行うことができる。

なお、前記した如く、出力−の「０」、「１」を判別す
るのみで、演算値の正負が識別できるので、例えばバー
コードラベルを読取り、その数字を識別するのに利用で
きる。すなわち、パーコールラベルは白バーと黒パーの
組合せにより構成されており、黒バーは幅の異る数種類
のものが使用され、”同様に白バーもこれまた幅の異る
数椎類のものが使用されている。そしてこれらの複数の
白バ゛−１黒パーの組合せで特定の数字を表現している
ものである。この白バー、黒バーの組合せで数字を識別
するとき、１モジユールの白黒の比率で数字を識別して
いる。したがって、この比率の正るのか、その範囲を識
別する演算手段を前記の如＠ＲＯＭＫ識別することによ
りその入力データを望識することができる。

【図面の簡単な説明】

第１図はパラレル演算用加算器を示す図、第２図はパラ
レル演算用加算器と比較器を示す図、第一３図はシリア
ル演算の説明図、第４図は本発明の一実施例の原理説明
図、第５図は本発明の一実施例に使用する回路ド、第６
図はそのフィードバック情報を示す図、第７図はこの実
施例の動作説明図、第８図はこの実施例の具体的演算説
明図、第９図は他の実施例に使用する回路図、第１０図
はそのフィードバック情報を示す図、ｍ１１．ＩＮはこ
の実施例の動作説明図、第１２図はきらに他の実施例に
使用する回路図である。 図中、１，２は加算器、３は比較器、４．４’。 ４＃はＲＯＭ、　５　、５’、　５“はラッチである。 特許出願人　富士通株式会社 代理人弁理士　山　谷　晧　栄 才１０ｍ 才１１　出 １′１ｚ膳

Claims (1)

【特許請求の範囲】
1. （１）演算するデータの最下位ビットから上位ビットに
   向って順次同格のビットを同時に人力して演算するシリ
   アル演算装置において、先行人力ビットの演算の結果に
   よりオーバフロー又はボローの有無の情報を有するフィ
   ードバック情報と入力ビツトとにより構成されたアドレ
   スに演算結果トコノ演算結果にもとづく後続上位ビット
   のためのフィードバック情報を記憶する記憶手段と、上
   記先行入力ビットのフィードバック情報を取込んで保持
   し、後続上位ビットに付加して上記アドレスを構成させ
   る情報保持手段を具備し、データを最下位ビットから各
   ビット毎に上記フィードバック情報とともに入力して上
   記記憶手段のアドレスを指定し、この指定によりこのア
   ドレスに予め記憶されている演算結果およびフィードバ
   ック情報を出方させることを特徴とする２進数シリアル
   演算方式。