JP2006100991A - 不揮発性論理回路及びそれを有するシステムｌｓｉ - Google Patents

Abstract

【課題】 マイコンやDSP回路などの論理回路を組み合せたシステムにおいてシステムが複雑になるにつれて、起動時の各論理回路の初期化時間が長時間化する課題があった。
【解決手段】 複数の論理回路から構成され、データバス線との間においてデータの入出力が行われる論理回路ブロックであって、前記データバス線に接続された入出力部に不揮発性データ保持回路を有することを特徴とする不揮発性論理回路とすることで、初期化データをインターフェース部分に持たせ、データバスを用いずに短時間で論理回路を初期化することが可能となる。また、インターフェース部の入出力データを不揮発性メモリに記憶することで、電源投入時に以前の状態に戻すレジューム動作が可能となるなどの優れた特性改善効果が得られる。
【選択図】 図１

Description

本発明は不揮発性メモリ回路を内蔵した論理回路、特に強誘電体キャパシタを用いた不揮発性メモリを内蔵した論理回路およびそれを有するシステムＬＳＩに関する。

近年、Intellectual Property (IP)としてのマイコンやDSPなどの信号処理回路を組み込んだシステムLSIが開発されている。複数の機能を一つの半導体チップに集積することにより、小面積化、低コスト化、が進められている。また、論理回路の開発期間短縮や製品出荷後の論理回路の変更等への対応しやすさからソフトウェアにより機能を設定するプログラマブル・ロジック・アレイ・デバイス(PLD)を用いたシステムが多く用いられている。これらのシステムLSIではシステム起動時に論理回路ブロック毎に初期化が必要であり、また、システム上にどのような論理回路ブロックが接続されているかを管理する必要がある。

上記のような論理回路ブロックを組み合わせたシステムLSIにおける論理回路ブロックの初期化の例としては特許文献１に記載されたものがあげられる。特許文献１には、論理回路ブロックの初期化を行う方法として、以下に説明する構成が記載されている。

図１０は、特許文献１に記載されている、システムLSIを構成する半導体集積回路のブロック図である。半導体集積回路１を初期化するためのデータを格納するメモリ６と、初期化用データをスキャンパス３を介して半導体集積回路１の内部レジスタ２ａ〜２ｄに初期化用のデータを設定する制御装置５を備えている。半導体集積回路１の検査に用いるスキャンパスを利用して初期化データを内部のレジスタに送り込むことで半導体集積回路１の初期化を行う。
特開２００１-３５２０３６号公報

従来技術におけるシステムLSIにおいては、各論理回路ブロック（図１０の半導体集積回路１に相当する。）のコンフィグレーションデータは、別チップ上の論理回路ブロックに形成されたEEPROM等のプルグラマブルROM（図１０のメモリ６に相当する。）に格納される。

しかし、上記の構成では、プログラマブルROMの内容を外部から読み出すことが比較的容易である。また、起動時において、初期設定データをプログラマブルＲＯＭから順に読み出す必要がある。このため、機密性が低い、初期設定に時間がかかる等の課題があった。

また、システムLSIへの電源を遮断した場合には、動作中のデータは消失するため、システムLSIの起動後は、初期状態からはじめる必要があり、電源遮断前の状態に復帰させるためには電源遮断時にシステムLSIを構成する各論理回路ブロックの状態をプログラマブルROM等の不揮発性の記憶装置に退避させてから電源を遮断し、電源投入後にそれらのデータを再度読み出す必要があった。

本発明は上記課題に鑑みて、初期化を高速に行うことが可能な論理回路ブロックあるいは、電源投入後に即時に電源遮断前の状態に復帰させることが可能となる論理回路ブロックを提供することを目的とする。

上記目的を達成するために、本発明の不揮発性論理回路は、論理回路ブロックと、前記論理回路ブロックとデータバス線との間でデータを入出力する入出力部とを備え、前記入出力部は、前記データを保持するための不揮発性データ保持回路を含むことを特徴とする。

本発明の不揮発性論理回路によれば、論理回路ブロックの入出力部であるインターフェース部分に不揮発性データ保持回路を有する構成とすることにより、論理回路ブロックの初期化を高速に行うことが可能となる。また、電源遮断時に入出力部のデータを不揮発性データ保持回路である記憶することにより、電源投入後に即時に電源遮断前の状態に復帰させることが可能となる。

本発明の不揮発性論理回路において、前記不揮発性データ保持回路は、強誘電体キャパシタを含むことが好ましい。

このようにすると、不揮発性データ保持回路を容易に構成することができる。
さらに、前記論理回路ブロックは、コンフィギュレーションデータを記憶する強誘電体キャパシタを含み、当該コンフィギュレーションデータによりプログラムされるリコンフィギャラブル回路であることが好ましい。

このようにすると、入出力データを、強誘電体キャパシタを有する不揮発性データ保持回路に格納し、かつ、リコンフィギャラブルな論理回路ブロック用のコンフィグレーションデータを、強誘電体キャパシタに格納することで、単一のメモリ形成プロセスでコンフィグレーションデータとレジューム用データ（入出力データ）の格納用メモリを形成することができる。

また、前記論理回路ブロックは、強誘電体メモリコアを含むこともできる。これにより、メモリを強誘電体メモリに統一することができ、メモリ形成プロセスが単純化される。

また、前記強誘電体メモリコアには、初期条件設定データが記憶されることが好ましい。

このようにすると、不揮発性論理回路を構成する不揮発メモリに、データバス線を介して接続される他の複数の不揮発性論理回路を初期化データを記憶させれば、同時に複数の不揮発性論理回路を行うことが可能となり、初期化時間の短縮を図ることができる。

また、本発明の不揮発性論理回路において、前記不揮発性データ保持回路は、さらに、前記論理回路ブロックのコンフィギュレーションデータを記憶することが好ましい。

このようにすると、初期化時間の短縮を図ることができる。
また、上記目的を達成するために、本発明のシステムＬＳＩは、複数の上記不揮発性論理回路がデータバス線を介して接続されていることを特徴とする。

以上のように、本発明にかかる不揮発性論理回路およびそれを有するシステムＬＳＩによれば、論理回路ブロックの初期化を高速に行うことが可能である。または、電源投入後に即時に論理回路ブロックを電源遮断前の状態に復帰させることが可能となる。

以下、実施形態について、図面を参照しながら説明する。
（一実施形態）
以下、本発明の一実施形態にかかる不揮発性論理回路およびそれを有するシステムＬＳＩについて、図１〜図９を参照しながら説明する。

図１は、本実施形態にかかる不揮発性論理回路がデータバス線を介して接続された、本実施形態にかかるシステムＬＳＩの構成図である。

マイコンの機能を有する機能ブロック１０１、記憶装置の機能を有する機能ブロック１０２、その他の機能Ａを有する機能ブロックＡ１０３、その他の機能Ｂを有する機能ブロックＢ１０４および外部回路との入出力機能を有する回路１０５とがデータバス線１０６を介して接続され、本実施形態にかかるシステムＬＳＩ１００を構成している。ここで、各機能ブロック１０１〜１０４は、本実施形態にかかる不揮発性論理回路であり、各々の機能に対応する複数の論理回路（論理回路ブロック）と、データバス線１０６との入出力部（不揮発性Ｉ／Ｆ部）１０７とを備える。各不揮発性Ｉ／Ｆ部１０７は、機能ブロック内部の複数の論理回路とデータバスとの間でデータを入出力するとともに、そのデータを保持するための不揮発性データ保持回路を有している。

図２は、不揮発性データ保持回路を強誘電体メモリで構成した場合の回路の一例である。この不揮発性データ保持回路は、不揮発性Ｉ／Ｆ部１０７内に、データバス１０６のビット毎に２つ（入力用と出力用）あるいは１つ（入力用と出力用の何れか）設けられる。同図の不揮発性データ保持回路は、出力用の一例であり、ＤＩＮ端子が機能ブロック側に、ＤＯＵＴ端子がデータバス側に接続される。逆に、入力用の不揮発性データ保持回路は、ＤＩＮ端子がデータバス側に、ＤＯＵＴ端子が機能ブロック側に接続される。

同図において第１のインバータ回路２０１Ａおよび第２のインバータ回路２０２Ｂはデータ保持回路（以下、ラッチ回路と呼ぶ。）２０２を構成する。第２のインバータ回路２０２Ｂの出力制御端子２０２Ｃに入力される信号（ＣＢ）はＣＬＫの逆位相の信号とする。それゆえ、ラッチ回路は、ＣＬＫが"Ｈ"（"１"）の期間に入力端子ＤＩＮからデータを入力して反転出力するとともに、ＣＬＫが"Ｌ" （"０"）の期間はそのデータを保持しつづけることになる。

このラッチ回路のデータ線２０２Ｂ（中間ノード２０３Ｅ）に第１の強誘電体キャパシタ２０３Ａおよび第２の強誘電体キャパシタ２０３Ｂが接続されている。第１および第２の強誘電体キャパシタ２０３Ａ、２０３Ｂにおけるデータ線２０２Ｂ側と反対側の電極はそれぞれ、第１のプレート線２０３Ｃおよび第２のプレート線２０３Ｄを介して、第１の駆動回路２０４Ａおよび第２の駆動回路２０４Ｂにそれぞれ接続されている。第１の強誘電体キャパシタ２０３Ａおよび第２の強誘電体キャパシタ２０３Ｂ（以下、不揮発性メモリと呼ぶ。）は、ラッチ回路に保持されるデータを保持するための不揮発性のメモリ素子である。

システムＬＳＩの動作中は、各論理回路ブロックの入出力部にあるレジスタ（上記ラッチ回路の集合）に外部から入ってきたデータや内部から発信するデータが保持されている。しかし、このレジスタは通常揮発性であるため電源遮断時にはデータが消失する。このデータ消失に対処するため、図２の不揮発性データ保持回路では、レジスタに格納されているデータを不揮発性メモリに記憶することができ、電源投入時に電源遮断前のレジスタ情報を再現することができる。すなわち、システムＬＳＩの電源を遮断した時に、Ｉ／Ｆ部のラッチ回路のデータを、不揮発性メモリに記憶し、電源の再投入時に、該不揮発性メモリのデータをＩ／Ｆ部のラッチ回路に読み出すことで、電源遮断時の状態に戻すことが可能となり高速な再起動動作を実現することができる。これにより、論理回路ブロックの内部は初期化されていても、不揮発性Ｉ／Ｆ部１０７は電源遮断時の情報を保持しているため、システムとして電源遮断前の動作を再現することが可能となる。

図３は、図１の各機能ブロック１０１〜１０４（不揮発性論理回路）における電源投入時および電源遮断時の動作フローを示す。

各機能ブロックは、ステップＳ３０１において、電源投入時の初期化通知の有無を判断し、初期化通知があった場合は、ステップＳ３０２において、不揮発性Ｉ／Ｆ部１０７内の各不揮発性データ保持回路において、不揮発性メモリに記憶されているデータを読み出してラッチ回路に保持させ、ステップＳ３０３において、通常動作を再開する。不揮発性メモリからのデータを読み出しは、第１および第２の駆動回路２０４Ａ、２０４Ｂによって制御される。次に、ステップＳ３０４において、各機能ブロックは、電源遮断時における終了通知の有無を判断し、終了通知があった場合は、ステップＳ３０５において、不揮発性Ｉ／Ｆ部１０７内の各不揮発性データ保持回路において、ラッチ回路のデータを不揮発性メモリに格納する。不揮発性メモリへのデータ格納は、第１および第２の駆動回路２０４Ａ、２０４Ｂによって制御される。

また、不揮発性メモリを強誘電体メモリとすることで、以下の効果が得られる。
強誘電体メモリはCMOS回路との集積化が容易であるため、CMOS回路の中に強誘電体メモリを形成することが容易であり、マイコン等の論理回路の近傍に強誘電体メモリを配置することが可能である。これにより、論理回路のデータ保持部と不揮発メモリとを結ぶデータ線を短くすることが可能となり、データの書き込み読み出しを高速に行うことが可能となる。

（変形例１）
また、図１における機能ブロックとして、図４に示すような構成とすることもできる。

図４に示す不揮発性論理回路である機能ブロックでは、リコンフィギャラブル論理回路を有する機能ブロック４０１の入出力部（不揮発性Ｉ／Ｆ部１０７）に強誘電体キャパシタを有する不揮発性データ保持回路１０７を有し、かつ、リコンフィギャラブル論理回路をプログラムするためのコンフィグレーションデータを格納するための強誘電体キャパシタを有する不揮発性コンフィグレーションメモリ４０２を有している。このような構成とすることで、単一のメモリ形成プロセスでコンフィグレーションデータとレジューム用データ（入出力データ）の格納用メモリを形成することができる。

図５は、図４に示した不揮発性論理回路における電源投入時および電源遮断時の動作フローを示す。機能ブロック４０１は、ステップＳ５０１において、電源投入時の初期化通知の有無を判断し、初期化通知があった場合は、ステップＳ５０２において、コンフィグレーションデータ格納用の強誘電体キャパシタに記憶されているコンフィグレーションデータを読み出してリコンフィギャラブル論理回路をプログラムし、ステップＳ５０４において、Ｉ／Ｆ部の不揮発性データ保持回路を構成する不揮発性メモリに記憶されているデータを読み出してラッチ回路に保持させ、ステップＳ５０４において、通常動作を再開する。次に、ステップＳ５０５において、電源遮断時における終了通知の有無を判断し、終了通知があった場合は、ステップＳ５０６において、Ｉ／Ｆ部のバッファのデータを、不揮発性データ保持回路を構成する不揮発性メモリに記憶する。また、コンフィグレーションデータに変更があった場合は、ステップＳ５０７において、コンフィグレーションデータをコンフィグレーションデータ格納用の強誘電体キャパシタに記憶する。
（変形例２）
また、図１における記憶装置の機能を有する機能ブロック１０２を、図６に示すように、強誘電体メモリ(FeRAM)を有する機能ブロック１０２Ａとして、システムＬＳＩ１００Ａを構成することもできる。
このように、１チップ上に強誘電体メモリを混載することで、メモリを強誘電体メモリに統一することができ、メモリ形成プロセスが単純化される。
（変形例３）
さらに、図７に示すように、各機能ブロックの論理回路に初期設定用強誘電体メモリである強誘電体メモリ７０１を形成し、各機能ブロックの初期化データを記憶させる構成とすることもできる。

図８は、図７のシステムＬＳＩ１００Ｂにおける、電源投入時の初期化の動作フローを示す。システムＬＳＩ１００Ｂは、ステップＳ８０１において、電源投入時の初期化通知の有無を判断し、初期化通知があった場合は、ステップＳ８０２において、各機能ブロックの初期設定用強誘電体メモリから初期化データを読み出し、ステップＳ８０３において、各機能ブロックの初期化を行い、ステップＳ８０４において、通常動作を行う。

一方、図９は、従来技術における、電源投入時の初期化の動作フローを示す。
ステップＳ９０１において、電源投入時の初期化通知の有無を判断し、初期化通知があった場合は、ステップＳ９０２Ａにおいて、機能ブロックＡの初期設定用強誘電体メモリから初期化データを読み出し、ステップ９０３Ａにおいて、機能ブロックＡの初期化を行う。続いて、ステップＳ９０２Ｂにおいて、機能ブロックＢの初期設定用強誘電体メモリから初期化データを読み出し、ステップＳ９０３Ｂにおいて、機能ブロックＢの初期化を行う。これを全ての機能ブロックについて行った後、ステップＳ９０４において、通常動作を行う。

従来技術においては、各機能ブロックの初期化を順番に行うのに対して、図７の構成においては、同時に複数の機能ブロックの同時に初期化を行うことが可能となり、初期化時間の短縮を図ることができる。

なお、一実施形態では、不揮発性データ保持回路を構成する不揮発性メモリとして強誘電体メモリを例として説明したが、EEPROMやMRAMのような不揮発性メモリであってもよい。

本発明の不揮発性インターフェースを備えた論理回路は電源投入時に以前の状態に戻すレジューム動作を実現することを可能とする、システムの初期化時間を短縮するなどの効果が得られシステムLSIを構成する上で有用である。

本発明の実施形態におけるシステムＬＳＩの構成図である。 不揮発性Ｉ／Ｆ内の不揮発性データ保持回路を強誘電体メモリで構成した場合の回路例である。 不揮発性論理回路における電源投入時および電源遮断時の動作フローを示す。 変形例１における不揮発性論理回路の構成図である。 変形例１における電源投入時および電源遮断時の動作フローを示す。 変形例２におけるシステムＬＳＩの構成図である。 変形例３におけるシステムＬＳＩの構成図である。 変形例３における電源投入時の初期化の動作フローを示す。 従来技術における、電源投入時の初期化の動作フローを示す。 従来の論理回路の一例を示す図である。

符号の説明

１００、１００Ａ、１００Ｂ システムＬＳＩ
１０１ マイコンの機能を有する機能ブロック
１０２ 記憶装置の機能を有する機能ブロック
１０２Ａ 強誘電体メモリ(FeRAM)を有する機能ブロック
１０３ 機能Ａを有する機能ブロックＡ
１０４ 機能Ｂを有する機能ブロック
１０５ 外部回路との入出力機能を有する回路
１０６ データバス線
１０７ データバス線との入出力部
２０１Ａ 第１のインバータ回路
２０１Ｂ 第２のインバータ回路
２０２ データ保持回路（ラッチ回路）
２０２Ａ データ保持回路の出力端子
２０２Ｂ データ保持回路のデータ線
２０２Ｃ データ保持回路の出力制御端子
２０３Ａ 第１の強誘電体キャパシタ
２０３Ｂ 第２の強誘電体キャパシタ
２０３Ｃ 第１のプレート線
２０３Ｄ 第２のプレート線
２０３Ｅ 中間ノード
２０４Ａ 第１の駆動回路
２０４Ｂ 第２の駆動回路
２０５ 入力信号制御用トランジスタ
２０５Ａ 入力信号制御用トランジスタの入力部
２０５Ｂ 入力信号制御用トランジスタのゲート
４０１ リコンフィギャラブル論理回路を有する機能ブロック
４０２ 不揮発コンフィグレーションメモリ
７０１ 初期設定用強誘電体メモリである強誘電体メモリ

Claims (7)

1. 論理回路ブロックと、
   前記論理回路ブロックとデータバス線との間でデータを入出力する入出力部とを備え、
   前記入出力部は、前記データを保持するための不揮発性データ保持回路を含むことを特徴とする不揮発性論理回路。
2. 前記不揮発性データ保持回路は、強誘電体キャパシタを含むことを特徴とする請求項１記載の不揮発性論理回路。
3. 前記論理回路ブロックは、コンフィギュレーションデータを記憶する強誘電体キャパシタを含み、当該コンフィギュレーションデータによりプログラムされるリコンフィギャラブル回路であることを特徴とする請求項２記載の不揮発性論理回路。
4. 前記不揮発性論理回路は、さらに強誘電体メモリコアを含むことを特徴とする請求項２記載の不揮発性論理回路。
5. 前記強誘電体メモリコアは、前記論理回路ブロックの初期条件設定データを記憶することを特徴とする請求項４に記載の不揮発性論理回路。
6. 前記不揮発性データ保持回路は、さらに、前記論理回路ブロックのコンフィギュレーションデータを記憶することを特徴とする請求項１記載の不揮発性論理回路。
7. データバス線を介して接続された複数の不揮発性論理回路を備え、
   各不揮発性論理回路は請求項１から請求項６の何れかに記載の不揮発性論理回路であることを特徴とするシステムＬＳＩ。
   
   

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