JP2005221352A

JP2005221352A - 半導体装置

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Publication number: JP2005221352A
Application number: JP2004028991A
Authority: JP
Inventors: Shinji Kashiwagi; 伸次柏木
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-02-05
Filing date: 2004-02-05
Publication date: 2005-08-18
Anticipated expiration: 2024-02-05
Also published as: JP4803960B2

Abstract

【課題】
通常動作時において消費電力の少ないテスト回路を有する半導体装置を提供する
【解決手段】
テスト回路２３は、クロック供給回路５０とＤＦＦ回路３１〜３ｎとを含む。テスト回路２３のＴＥＳＴＭＯＤＥ端子に、通常動作時であることを示すローレベルが入力されると、クロック供給回路５０は、ＤＦＦ回路３１〜３ｎのマスタ部のトランスファゲートを閉じるようにハイレベルをＣＬＫ入力端子に与え、周辺回路２１の出力端子Ｄ０〜Ｄ３１の出力信号がマスタ部の内部へ供給されないようにする。これによりＤＦＦ回路３１〜３ｎでの消費電力が極めて少なくなる。また、ＴＥＳＴＭＯＤＥ端子に、テスト時であることを示すハイレベルが入力される場合には、クロック供給回路５０は、クロック信号ＣＫをＣＬＫ入力端子に与えて、ＤＦＦ回路３１〜３ｎは、出力端子Ｄ０〜Ｄ３１の出力信号をラッチする。
【選択図】
図２

Description

本発明は、半導体装置に関し、特にテスト回路を有する半導体装置に関する。

集積回路の多様化、多機能化に伴い、集積回路の集積密度がますます高められると同時に、低消費電力化も要求されてきている。この要求を満たすための一技術として、集積回路の論理回路に供給されるクロック信号を遮断するスイッチ手段を設けることで低消費電力化を実現する集積回路が知られている。

例えば、特許文献１には、図４に示すような低消費電力化を実現する半導体集積回路が開示されている。図４は、従来の集積回路の回路ブロック図である。図４において、機能ブロックＡ：１００に含まれる停止機能付ＦＦ回路１０１は、例えば図３に示すような、よく知られたＤフリップフロップ回路１０６のＣＬＫ端子に対し、クロック停止信号Ａ：１０５によって同期クロック１０４の供給を停止するスイッチ回路１０２を配置したものである。また、機能ブロックＢ：１１０も機能ブロックＡ：１００と同様な構成である。論理動作を必要としない論理ブロック、例えば機能ブロックＡ：１００がある場合には、停止機能付ＦＦ回路１０１のスイッチ回路１０２にクロック停止信号Ａ：１０５を入力することで、Ｄフリップフロップ回路１０６の動作が停止し、低消費電力が可能になるものである。

図４の集積回路は、クロック信号で同期式に動作する複数の機能ブロックの内で、動作を必要としない機能ブロックへのクロック信号の供給を停止することで低消費電力化を実現している。

また、特許文献２には、独立した機能を持つ論理回路が複数個集積された集積回路における消費電力の低減を図る技術が開示されている。この集積回路は、各論理回路が動作不要であるか否かを検出して記憶する制御記憶手段と、制御記憶手段からの指令により動作不要の論理回路にはクロック信号を遮断するスイッチ手段とから構成されている。次に、この集積回路について説明する。

図５は、従来の他の集積回路の回路ブロック図である。図５において、集積回路は、独立した機能を持つ論理回路２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅが動作不要であるか否かを検出して記憶する制御記憶手段２００と、制御記憶手段２００からの指令により動作不要の論理回路にはクロック信号を遮断するスイッチ手段２０４（ゲート回路２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、２０５ｅ）とを備えている。なお、論理回路２０６ａには、フリップフロップ回路２０７が設けられており、これがクロック信号で動作する。また、論理回路２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅも論理回路２０６ａと同様に構成されている。

ここで、論理回路２０６ａが動作上不要であるとする。この時、制御記憶手段２００の制御回路２０２は、論理回路２０６ａが動作上不要であることを検知すると、レジスタ２０１ａに「０」をセットする。これによりゲート回路２０５ａの出力は「０」に固定され、フリップフロップ回路２０７にクロック信号が供給されなくなり、論理回路２０６ａにおいて低消費電力が図られることとなる。また、論理回路２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅがそれぞれ動作上不要である場合には、レジスタ２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅにそれぞれ「０」をセットすることで、論理回路２０６ａにおける場合と同様に動作する。

特開２００２−１５０７８７号公報（図１）特開平２−３９５５９号公報（図１）

従来から多くの集積回路にはテスト回路が組み込まれ、テスト回路によって集積回路の内部の故障検出が行われている。また、例えば携帯電話機等の携帯通信端末装置に代表されるような装置では、装置に組み込まれる集積回路での消費電力低減の要求が求められている。このような装置に使用される集積回路の集積密度が高まるにつれ、組み込まれるテスト回路も複雑化してきている。例えば、集積回路の内部のバス幅が広くなるにしたがって、これらバスに流れるデータを保持し、あるいはバスにデータを流すためにテスト回路内に備えられるフリップフロップ回路の個数も格段に増大する。一方、テスト回路とは、テスト時にのみ機能することが必要であって、通常の動作においては、不要のものである。したがって、通常動作においては、可能な限り消費電力が少ないことが望まれる。

ところで、特許文献１に記載の従来技術および特許文献２に記載の従来技術は、何れも通常の動作状態において、ある期間動作が不要なフリップフロップ回路に対してクロック信号を停止することにより、フリップフロップ回路の動作を停止させて消費電力を低減するものである。ここで、クロック信号をどの信号レベルにしてクロック信号を停止するかについては、特許文献１および特許文献２には記載がない。

しかしながら、通常動作状態でフリップフロップ回路の動作を止める場合には、クロック信号の停止が解除されてフリップフロップ回路の動作が再開されたときに直ちにその出力信号を得ることができるように、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させることが必須であった。すなわち、図３を参照して説明すると、マスタラッチ部３０１のトランスファゲートＧ１が開き、スレーブラッチ部３０２のトランスファゲートＧ３が閉じた状態でクロック信号を停止させることが必須であった。このような状態でクロックを停止させることにより、フリップフロップ回路３００の端子Ｄから入力される入力データは、端子ＣＬＫから入力されるクロック信号の停止中においてもマスタラッチ部３０１に取り込まれる。したがって、クロック信号の停止が解除されたときに、トランスファゲートＧ１が閉じ、トランスファゲートＧ３が開くので、マスタラッチ部３０１に保持されていたデータがすぐにスレーブラッチ部３０２に移り、フリップフロップ回路３００の端子Ｑから出力されることとなる。

これに対して、トランスファゲートＧ１が閉じ、トランスファゲートＧ３が開いた状態でクロック信号を停止した場合には、クロック信号の停止が解除されると、先ずトランスファゲートＧ１が開きトランスファゲートＧ３が閉じて入力データをマスタラッチ部３０１に取り込む。次にトランスファゲートＧ１が閉じてトランスファゲートＧ３が開いたときに漸く正しいデータが出力されることになり、データ伝達に遅れが生じてしまう。

このように、マスタ側においてデータ伝達を阻止する信号状態でクロック信号を停止させた場合には、クロック信号の停止解除時にデータの伝達遅延が生じてしまい、誤動作の発生等が生じることがある。したがって、通常動作状態でフリップフロップ回路の動作を止める場合には、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させなければならなかった。

ところで、テスト回路にフリップフロップ回路を使用する場合には、テスト用のフリップフロップ回路を、集積回路のテスト状態で動作し、集積回路の通常動作状態では動作を停止するように制御することにより、通常動作状態における消費電力を低減させたいという要求が強い。しかしながら、テスト用のフリップフロップ回路のクロック信号の制御において、通常動作状態で動作不要なフリップフロップ回路の動作を止める場合と同様に、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させるようにすると、フリップフロップ回路の動作停止による消費電力低減効果を十分に発揮できないことが、本発明の発明者の詳細な動作分析により判明した。

この様子を図３を用いて説明すると、通常動作状態においてテスト用のフリップフロップ回路３００を、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させた場合には、トランスファゲートＧ１が開いた状態であるので端子Ｄから入力される入力データが変化する毎にマスタラッチ部３０１内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２が変化し電力を消費し、フリップフロップ回路３００の動作を停止したにもかかわらずフリップフロップ回路３００内で電力を消費し続けることが判明した。前述したように、集積回路に組み込まれるテスト回路の規模が増大し、それに伴ってテスト用のフリップフロップ回路３００の個数も増大している近年の集積回路において、テスト回路の通常動作状態における消費電力低減は、きわめて強く要請されている課題であった。

本発明の目的は、通常動作時において消費電力の少ないテスト回路を有する半導体装置を提供することにある。

前記目的を達成するために、本発明者は、テスト用のフリップフロップ回路が集積回路のテスト状態では動作を停止することがないので、動作を停止する場合にマスタ側においてデータ伝達を阻止する信号状態でクロック信号を停止するように制御しても、テスト状態ではクロック再開時のデータ出力の遅延の問題が発生しないことに着目し、本発明に至った。

具体的に、本発明に係る半導体装置は、第１のアスペクトによれば、論理回路と、論理回路のテストを行うテスト回路と、を備える半導体装置である。テスト回路は、論理回路からの出力信号を保持する複数のフリップフロップ回路と、テスト時には、フリップフロップ回路にクロック信号を供給して出力信号をフリップフロップ回路に保持させ、通常動作時には、出力信号がフリップフロップ回路の内部へ供給されることを阻止するテスト用クロック供給回路と、を含む。

本発明において、好ましくは、フリップフロップ回路は、マスタ部とスレーブ部を持つマスタスレーブ型のフリップフロップ回路である。また、テスト用クロック供給回路は、通常動作時に、フリップフロップ回路のマスタ部の内部への信号供給を阻止するように構成されてもよい。

また、本発明において、好ましくは、半導体装置は、第１の論理回路と、第１の論理回路に接続される第２の論理回路と、第１の論理回路および第２の論理回路にテスト回路を介して接続される第３の論理回路と、テスト回路とを備えるものである。テスト回路は、第１の論理回路あるいは第３の論理回路をテストする際に第２の論理回路をバイパスして、第１の論理回路と第３の論理回路とを結合する。また、フリップフロップ回路は、第１の論理回路からの出力信号を保持するように構成されてもよい。

本発明によれば、半導体装置の通常動作時に、半導体装置のテスト回路に含まれるフリップフロップ回路の内部に信号が供給されることを阻止するように動作するので、フリップフロップ回路における消費電力が極めて少なくなり、フリップフロップ回路を内蔵するテスト回路を有する半導体装置において低消費電力化が実現される。

次に、本発明の実施形態について図面を参照して説明する。図１は、テスト回路を有する半導体装置の概念図である。図１において、半導体装置は、第１の論理回路１１と、第１の論理回路１１に接続される第２の論理回路１２と、第１の論理回路１１および第２の論理回路１２にテスト回路１３を介して接続される第３の論理回路１４と、を備えている。

テスト回路１３は、第１の論理回路１１あるいは第３の論理回路１４をテストする際に第２の論理回路１２をバイパスして、第１の論理回路１１と第３の論理回路１４とを接続する回路である。すなわち、テスト時には、テスト回路１３中に存在する論理回路上のスイッチの接点Ｓ０と接点Ｓ２を短絡して、第２の論理回路１２をバイパスして、第１の論理回路１１と第３の論理回路１４とをフリップフロップ回路１５を介して接続する。その上で第１の論理回路１１あるいは第３の論理回路１４のテストを行うものである。

また、通常動作時には、テスト回路１３中のスイッチの接点Ｓ０と接点Ｓ１を短絡して、第２の論理回路１２と第３の論理回路１４とを接続し、第１の論理回路１１と第３の論理回路１４とを第２の論理回路１２を介して接続するように構成する。

このような構成のテスト回路１３は、テスト時の内部動作状態を保持するような複数のフリップフロップ回路１５（例えばマスタスレーブ・フリップフロップ回路）と、テスト時には、フリップフロップ回路にクロック信号を供給し、通常動作時には、フリップフロップ回路のマスタ部の内部への信号供給を阻止するテスト用クロック供給回路と、を含むものである。さらに、より詳細な具体的な回路の例について実施例に基づき図面を参照して説明する。

図２は、本発明の実施例に係る半導体装置の回路ブロック図である。本発明の実施例に係る半導体装置は、周辺回路２１、ＲＡＭ２２、テスト回路２３、周辺回路２４を備え、システムＬＳＩとも称されるような集積回路である。

周辺回路２１は、３２個のデータ出力端子Ｄ０〜Ｄ３１と１０個のアドレス出力端子Ａ０〜Ａ９とを、それぞれＲＡＭ２２の端子ＤＩ［０］〜ＤＩ［３１］、Ａ［０］〜Ａ［９］に接続して、ＲＡＭ２２に対してデータを出力すると共に、出力端子Ｄ０〜Ｄ３１のデータをテスト回路２３に出力する。

ＲＡＭ２２は、端子ＷＥＢおよび端子ＣＳＢがローレベルであって端子ＢＥがローレベルからハイレベルに変化した時に、端子Ａ［０］〜Ａ［９］で指定されるアドレスに端子ＤＩ［０］〜ＤＩ［３１］に現れるデータを書き込む。また、端子ＷＥＢがハイレベルであり端子ＣＳＢがローレベルであって端子ＢＥがローレベルからハイレベルに変化した時に、端子Ａ［０］〜Ａ［９］で指定されるアドレスに記憶されているデータを端子ＤＯ［０］〜ＤＯ［３１］に出力する。なお、ＲＡＭ２２は、一般にはＲＡＭマクロとして集積回路に組み込まれるものである。

テスト回路２３は、クロック供給回路５０、立上がりエッジで同期動作するＤ型のマスタスレーブ・フリップフロップ回路（以下、ＤＦＦと略す）３１〜３ｎ、および選択回路４１〜４ｎを備える（図２の例ではｎ＝３２である）。また、ＴＥＳＴＭＯＤＥ端子を備え、ＴＥＳＴＭＯＤＥ端子にハイレベルが入力される場合に、テストモードとして動作し、ＴＥＳＴＭＯＤＥ端子にローレベルが入力される場合には、通常動作を行う。

なお、このテスト回路２３は、スキャンテスト時のＲＡＭ２２の周辺回路（周辺回路２１および周辺回路２４）の故障検出率を高めることを目的にしており、ＲＡＭ２２をブラックボックスとして扱い、いわばＲＡＭ２２を覆うようにフリップフロップ回路を配置するために、ラッパー回路、スルーパス回路、あるいはバイパス回路とも呼ばれるものである。

ＲＡＭ２２は、スキャンテスト時にはブラックボックスとして扱われるために、テスト回路２３が無い場合には、ＲＡＭ２２の入力端子側の周辺回路２１の終点のキャプチャーと、ＲＡＭ２２の出力端子側の周辺回路２４の始点の入力値の設定とができないので、周辺回路２１および周辺回路２４の故障検出率の低下を招く。テスト回路２３をＲＡＭ２２と、周辺回路２１および周辺回路２４との間に配置することにより、キャプチャーができない等の問題点が解消され、周辺回路２１および周辺回路２４の故障検出率を高めることが可能である。

クロック供給回路５０は、ＯＲ回路５１から構成され、クロック信号ＣＫがＯＲ回路５１の一方の入力端子に供給され、他方の入力端子には、ＴＥＳＴＭＯＤＥ端子の論理反転されたものが接続されている。さらに、ＯＲ回路５１の出力端子は、ＤＦＦ３１〜３ｎのクロック端子ＣＬＫに接続されている。

一方、周辺回路２１の出力端子Ｄ０〜Ｄ３１は、テスト回路２３内のＤＦＦ３１〜３ｎのそれぞれのＤ端子に接続される。

また、選択回路４１〜４ｎは、マルチプレクサ回路とも呼ばれ、入力端子Ａ、Ｂ、Ｓと出力端子Ｙとを備え、入力端子Ｓがローレベルの時には入力端子Ａの論理値が出力端子Ｙに出力され、入力端子Ｓがハイレベルの時には入力端子Ｂの論理値が出力端子Ｙに出力される。選択回路４１〜４ｎのそれぞれの入力端子Ｂは、ＤＦＦ３１〜３ｎの出力端子Ｑにそれぞれ接続され、選択回路４１〜４ｎのそれぞれの入力端子Ａは、ＲＡＭ２２の端子ＤＯ［０］〜ＤＯ［３１］にそれぞれ接続される。さらに、選択回路４１〜４ｎのそれぞれの出力端子Ｙは、周辺回路２４の端子ＤＢ０〜ＤＢ３１にそれぞれ接続される。また、選択回路４１〜４ｎのそれぞれ入力端子Ｓは、ＴＥＳＴＭＯＤＥ端子に接続される。なお、選択回路４１〜４ｎは、トランスファーゲート等で構成され、特に入力端子Ａへ供給される信号のレベル変化によって、通常動作における選択回路内部での消費電力がほとんど増加しないように構成されることが望ましい。

ＴＥＳＴＭＯＤＥ端子にハイレベルが入力される場合（テストモード時）には、クロック信号ＣＫがＤＦＦ３１〜３ｎのクロック端子ＣＬＫに供給され、クロック信号ＣＫの立上がりエッジで、周辺回路２１の出力端子Ｄ０〜Ｄ３１から出力されるそれぞれのデータがＤＦＦ３１〜３ｎにそれぞれラッチされる。また、すでにＤＦＦ３１〜３ｎにそれぞれラッチされているデータは、選択回路４１〜４ｎのそれぞれを介して周辺回路２４の端子ＤＢ０〜ＤＢ３１にそれぞれ入力される。

一方、ＴＥＳＴＭＯＤＥ端子にローレベルが入力される場合（通常動作時）には、ＤＦＦ３１〜３ｎのクロック端子ＣＬＫは、ハイレベルに保たれる。また、ＲＡＭ２２の端子ＤＯ［０］〜ＤＯ［３１］から出力されるデータが選択回路４１〜４ｎのそれぞれを介して周辺回路２４の端子ＤＢ０〜ＤＢ３１にそれぞれ入力される。

図２に示す半導体装置は、以上の説明のように動作し、テスト時には、周辺回路２１から出力されるデータがＤＦＦ３１〜３ｎにそれぞれラッチされ、スキャンテストのための不図示の回路（スキャンチェーン）によりＤＦＦのラッチデータを読出すことで、周辺回路２１をチェックすることができる。また、予めＤＦＦ３１〜３ｎにラッチされているデータを選択回路４１〜４ｎを介して周辺回路２４の端子ＤＢ０〜ＤＢ３１に供給することで、周辺回路２４をチェックすることができる。

一方、通常動作時には、選択回路４１〜４ｎによって、ＲＡＭ２２と周辺回路２４とが接続されて半導体装置が動作する。この際、周辺回路２１の出力端子Ｄ０〜Ｄ３１から出力されるデータは、常にＤＦＦ３１〜３ｎのそれぞれのＤ端子に供給されている。したがって、出力端子Ｄ０〜Ｄ３１から出力されるデータの論理値の変化（レベル変化）により、ＤＦＦ３１〜３ｎの内部回路における論理値の変化（レベル変化）に伴う消費電力が増大する可能性がある。すなわち、論理回路、特にＭＯＳ型の論理回路においては、論理値の変化により（エッジ部分において）、多くの消費電力が発生するので、論理値の変化が不必要に回路を伝播することを防ぐ必要がある。

次に、ＤＦＦの回路動作について説明する。図３は、従来から知られ、一般的に用いられるＭＯＳ型のＤＦＦの回路図である。ＤＦＦ３００は、マスタラッチ部（マスタ部）３０１と、スレーブラッチ部（スレーブ部）３０２と、端子ＣＬＫから入力されるクロック信号を反転して信号ＣＢを内部に供給するインバータ回路ＩＮＶ５と、インバータ回路ＩＮＶ５の出力を反転して信号Ｃを内部に供給するインバータ回路ＩＮＶ６とを備える。

マスタラッチ部３０１は、トランスファゲートＧ１、Ｇ２、インバータ回路ＩＮＶ１、ＩＮＶ２を備える。入力端子Ｄは、トランスファゲートＧ１の開閉端の一端に接続され、トランスファゲートＧ１を介し、インバータ回路ＩＮＶ１の入力およびトランスファゲートＧ２の一端に接続される。インバータ回路ＩＮＶ１の出力（ノードｎ１）は、インバータ回路ＩＮＶ２の入力に接続されると共に、スレーブラッチ部３０２内のトランスファゲートＧ３の一端に接続される。インバータ回路ＩＮＶ２の出力（ノードｎ２）は、トランスファゲートＧ２の他端に接続される。

ここで、トランスファゲートＧ１では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ１は、Ｃがローレベル（信号ＣＢがハイレベル）の時に開き（入力端子Ｄの信号がインバータ回路ＩＮＶ１の入力に供給される）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に閉じる（入力端子Ｄの信号がインバータ回路ＩＮＶ１の入力に供給されるのを阻止する）。

また、トランスファゲートＧ２では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ２は、信号Ｃがローレベル（信号ＣＢがハイレベル）の時に閉じ（インバータ回路ＩＮＶ２の出力信号がインバータ回路ＩＮＶ１の入力に供給されるのを阻止する）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に開く（インバータ回路ＩＮＶ２の出力信号がインバータ回路ＩＮＶ１の入力に供給される）。

一方、スレーブラッチ部３０２は、マスタラッチ部３０１とほぼ同一の構成であって、トランスファゲートＧ３、Ｇ４、インバータ回路ＩＮＶ３、ＩＮＶ４を備える。マスタラッチ部３０１のノードｎ１は、トランスファゲートＧ３を介し、インバータ回路ＩＮＶ３の入力およびトランスファゲートＧ４の一端に接続される。インバータ回路ＩＮＶ３の出力（ノードｎ３）は、インバータ回路ＩＮＶ４の入力に接続されると共に、ＤＦＦ３００の出力端子Ｑに接続される。インバータ回路ＩＮＶ４の出力（ノードｎ４）は、トランスファゲートＧ４の他端に接続される。

ここで、トランスファゲートＧ３では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ３は、信号Ｃがローレベル（信号ＣＢがハイレベル）の時に閉じ（ノードｎ１の信号がインバータ回路ＩＮＶ３の入力に供給されない）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に開く（ノードｎ１の信号がインバータ回路ＩＮＶ３の入力に供給される）。

また、トランスファゲートＧ４では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ４は、信号Ｃがローレベル（信号ＣＢがハイレベル）の時に開き（インバータ回路ＩＮＶ４の出力信号がインバータ回路ＩＮＶ３の入力に供給される）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に閉じる（インバータ回路ＩＮＶ４の出力信号がインバータ回路ＩＮＶ１の入力に供給されるのを阻止する）。

ＤＦＦ３００は、以上のように構成され、端子ＣＬＫがローレベルである場合、トランスファゲートＧ１が開かれ、入力端子Ｄの信号がインバータ回路ＩＮＶ１とさらにインバータ回路ＩＮＶ２とに供給される。また、トランスファゲートＧ３が閉じられ、トランスファゲートＧ４が開かれ、インバータ回路ＩＮＶ３とインバータ回路ＩＮＶ４との入出力端子同士が接続されて、スレーブラッチ部３０２においてラッチ状態を呈する。

次に、端子ＣＬＫがローレベルからハイレベルになった場合、トランスファゲートＧ１が閉じられ、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２との入出力端子同士が接続されて、マスタラッチ部３０１においてラッチ状態を呈する。すなわち先のノードｎ１、ｎ２の論理状態（ノードｎ１には先の入力端子Ｄの論理値の反転が現れる）が保持される。また、トランスファゲートＧ３が開かれ、トランスファゲートＧ４が閉じられ、ノードｎ３すなわち出力端子Ｑには、先の入力端子Ｄの論理値が現れる。

さらに、端子ＣＬＫがハイレベルからローレベルになった場合、インバータ回路ＩＮＶ３とインバータ回路ＩＮＶ４との入出力端子同士が接続されて、スレーブラッチ部３０２においてラッチ状態を呈し、出力端子Ｑに現れる論理値が保持される。

なお、トランスファゲートＧ１、Ｇ２、Ｇ３、Ｇ４は、互いに相補型の２つのＭＯＳトランジスタを互いに接続し、２つのＭＯＳトランジスタのゲート端にそれぞれ逆相の信号Ｃ、ＣＢを与える構造としているが、動作速度等を問題にしなければ、一方のＭＯＳトランジスタのみで構成してもよい。

ＤＦＦ３００は、以上の説明のように構成され、入力端子Ｄの論理値が端子ＣＬＫの立上がりにおいて保持される。また、端子ＣＬＫがハイレベルの場合、トランスファゲートＧ１が閉じられ、入力端子Ｄの信号は、ＩＮＶ１の入力端子側には供給されない。

図２において、通常動作時にＴＥＳＴＭＯＤＥ端子にローレベルが入力されると、ＯＲ回路５１の出力は、ハイレベルとなり、ＤＦＦ３１〜３ｎの端子ＣＬＫがハイレベルとなる。端子ＣＬＫがハイレベルになると、ＤＦＦ３１〜３ｎの端子Ｄに入力される信号は、ＤＦＦ３１〜３ｎのトランスファゲートＧ１によってマスタラッチ部の内部への伝達が遮断される。したがって、端子Ｄに入力される信号のレベルに変化があっても、ＤＦＦ３１〜３ｎにおける消費電力は、ほとんど増大しないこととなる。

以上説明したように、テスト回路２３は、ＤＦＦ３１〜３ｎのマスタ部の内部への信号供給を通常動作時には阻止するクロック供給回路５０を備えるように構成することで、テスト回路２３における通常動作時の低消費電力化が実現される。

なお、通常動作時にＤＦＦ３１〜３ｎの端子ＣＬＫをハイレベルとしておくと、テスト動作に移行してテストクロック信号ＣＫが一旦ローレベルになり再度ハイレベルになった時に、初めて被テスト回路の出力データをラッチするために処理の遅延を生じてしまう。しかし、この遅延はテスト動作の移行直後にのみ存在するものであり、テスト動作においては全く問題とはならないものである。

以上の説明において、ＤＦＦ３１〜３ｎは、周辺回路２１の出力端子Ｄ０〜Ｄ３１から出力される信号をラッチする構成であるとして説明したが、この構成に限定されるものではなく、周辺回路２１あるいは周辺回路２４のテストに必要な信号、例えば周辺回路２１の出力端子Ａ０〜Ａ９から出力される信号をラッチするようにフリップフロップ回路を配置してもよい。また、ＤＦＦ３１〜３ｎが端子ＣＬＫに供給されるクロック信号の立上がりでラッチの動作をするものとして説明したが、このクロック信号の極性に関わらず、クロック供給回路５０は、通常動作時に、ＤＦＦ３１〜３ｎのマスタ部の内部への信号供給を阻止するような回路構成となっていればよい。

所定の動作時にはクロック信号の供給を停止して消費電力を低減する半導体装置に適用できる。

テスト回路を有する半導体装置の概念図である。本発明の実施例に係る半導体装置の回路ブロック図である。ＭＯＳ型のＤＦＦの回路図である。従来の集積回路の回路ブロック図である。従来の他の集積回路の回路ブロック図である。

符号の説明

１１第１の論理回路
１２第２の論理回路
１３テスト回路
１４第３の論理回路
１５フリップフロップ回路
２１、２４周辺回路
２２ＲＡＭ
２３テスト回路
３１〜３ｎマスタスレーブ・フリップフロップ回路
４１〜４ｎ選択回路
５０クロック供給回路
５１ＯＲ回路
３００ＤＦＦ
３０１マスタラッチ部
３０２スレーブラッチ部

Claims

論理回路と、
前記論理回路のテストを行うテスト回路と、を備える半導体装置であって、
前記テスト回路は、
前記論理回路からの出力信号を保持する複数のフリップフロップ回路と、
テスト時には、前記フリップフロップ回路にクロック信号を供給して前記出力信号を前記フリップフロップ回路に保持させ、通常動作時には、前記出力信号が前記フリップフロップ回路の内部へ供給されることを阻止するテスト用クロック供給回路と、
を含む回路であることを特徴とする半導体装置。
前記フリップフロップ回路は、マスタ部とスレイブ部を持つマスタスレーブ型のフリップフロップ回路であり、前記テスト用クロック供給回路は、前記通常動作時に、前記フリップフロップ回路のマスタ部の内部への信号供給を阻止するように構成されることを特徴とする請求項１記載の半導体装置。
前記論理回路は、第１の論理回路と、前記第１の論理回路に接続される第２の論理回路と、前記第１の論理回路および前記第２の論理回路に前記テスト回路を介して接続される第３の論理回路と、から構成され、
前記テスト回路は、前記第１の論理回路あるいは前記第３の論理回路をテストする際に前記第２の論理回路をバイパスして、前記第１の論理回路と前記第３の論理回路とを結合する回路であって、
前記フリップフロップ回路は、前記第１の論理回路からの出力信号を保持することを特徴とする請求項１又は２記載の半導体装置。
前記第１の論理回路と前記第３の論理回路とを結合するに際し、前記フリップフロップ回路を介することを特徴とする請求項３記載の半導体装置。
前記フリップフロップ回路と前記第３の論理回路との間に選択回路を配し、前記選択回路は、通常動作時には前記第２の論理回路の出力を前記第３の論理回路に接続し、テスト時には前記フリップフロップ回路の出力を前記第３の論理回路に接続することを特徴とする請求項３記載の半導体装置。
前記フリップフロップ回路は、マスタ部とスレイブ部を持つマスタスレーブ型のフリップフロップ回路であり、前記マスタ部には、前記第１の論理回路からの出力信号が供給され、前記スレイブ部から出力される信号が前記第３の論理回路に供給されるように構成されることを特徴とする請求項３記載の半導体装置。
前記マスタ部のデータ入力側には、トランスファゲートの開閉端を配し、前記トランスファゲートのゲート端には前記テスト用クロック供給回路を介して前記クロック信号を供給することを特徴とする請求項２又は６記載の半導体装置。
前記テスト用クロック供給回路は、通常動作時に前記トランスファゲートを閉じるように前記ゲート端に信号を与えることを特徴とする請求項７記載の半導体装置。
前記テスト回路は、テストモード設定入力端子を備え、前記テストモード設定入力端子に、通常動作時であることを示す論理値が入力される場合には、前記テスト用クロック供給回路は、前記トランスファゲートを閉じるような論理値を前記ゲート端に与えて前記第１の論理回路からの出力信号が前記マスタ部の内部へ供給されないようにし、前記テストモード設定入力端子に、テスト時であることを示す論理値が入力される場合には、前記テスト用クロック供給回路は、前記クロック信号を前記ゲート端に供給するように構成されることを特徴とする請求項７記載の半導体装置。
前記フリップフロップ回路は、Ｄ型のフリップフロップ回路であることを特徴とする請求項１〜６のいずれか一記載の半導体装置。
前記第１の論理回路からの出力信号は、前記第２の論理回路へのデータバス信号あるいはアドレスバス信号の少なくとも一つであることを特徴とする請求項３、６、９のいずれか一に記載の半導体装置。
前記第２の論理回路は、ＲＡＭ（Random Access Memory）であることを特徴とする請求項１１記載の半導体装置。