CN110221811A - 一种真随机数的生成方法、装置、设备及计算机介质 - Google Patents

Abstract

本说明书公开了一种真随机数的生成方法、装置、设备及计算机介质，所述方法包括：将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；将所述第一伪随机数输入至编码模块以得出第二伪随机数；将所述第二伪随机数经过延迟处理，得到第三伪随机数；将所述第三伪随机数输入至采样模块以得出真随机数，其中，所述第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。本发明通过将伪随机数经过编码模块、延迟处理以及采样模块得出真随机数，解决了现有技术中通过特定模拟电路生成真随机数时不具备移植性的问题。

Description

一种真随机数的生成方法、装置、设备及计算机介质

技术领域

本说明书涉及通信工程的技术领域，尤其是涉及一种真随机数的生成方法、装置、设备及计算机介质。

背景技术

随机数分为真随机数和伪随机数两种。伪随机数是有一定的规律可循的，其在一个周期内是随机的，但周期之间数据则是重复出现的，因此伪随机数是可预测的。

现有技术中，真随机数大多是由模拟电路构成的生成器产生，但采用模拟电路构成的真随机数生成器时，需要特定的设计和针对工艺定制模拟电路，不具备移植性，无法应用在不同的领域。

发明内容

本说明书提供一种真随机数的生成方法、装置、设备及介质，解决了现有技术中通过特定的模拟电路生成真随机数时不具备移植性的问题。

为解决上述技术问题，本说明书是这样实现的：

本说明书提供的一种真随机数的生成方法，该方法包括：

将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

所述第一伪随机数输入至编码模块以得出第二伪随机数；

将所述第二伪随机数经过延迟处理，得到第三伪随机数；

将所述第三伪随机数输入至采样模块以得出真随机数，其中，所述第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

可选的，所述编码模块为曼彻斯特编码模块，所述曼彻斯特编码模块是由n个独立的编码器并排组成，每个编码器对其中一个所述第一伪随机数进行编码。

可选的，所述延迟处理为布局布线处理；

所述将所述第二伪随机数经过延迟处理，具体包括：

将n个所述第二伪随机数分别在不同的布线路径上进行布局布线处理。

可选的，所述编码模块是由与所述第一时钟同源的第二时钟进行驱动，且将所述第二时钟频率设定为所述第一时钟频率的m倍,其中，m为大于等于2的正整数。

可选的，所述采集模块是由与所述第一时钟不同源的第三时钟驱动，且将所述第一时钟频率设定为大于2倍所述第三时钟频率。

本说明书提供的一种真随机数的生成装置，所述装置包括：

生成单元，用于将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

输入单元，用于将所述第一伪随机数输入至编码模块以得出第二伪随机数；

处理单元，用于将所述第二伪随机数经过延迟处理，得到第三伪随机数；

所述输入单元还用于将所述第三伪随机数输入至采样模块以得出真随机数，其中，所述第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

可选的，所述编码模块为曼彻斯特编码模块，所述曼彻斯特编码模块是由n个独立的编码器并排组成，每个编码器对其中一个所述第一伪随机数进行编码。

可选的，迟处理为布局布线处理；

所述处理单元，具体用于：

将n个所述第二伪随机数分别在不同的布线路径上进行布局布线处理。

本说明书提供的一种计算机介质，其上存储有计算机可读指令，所述计算机可读指令可被处理器执行以下步骤：

将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

所述第一伪随机数输入至编码模块以得出第二伪随机数；

将所述第二伪随机数经过延迟处理，得到第三伪随机数；

将所述第三伪随机数输入至采样模块以得出真随机数，其中，所述第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

本说明书提供的一种真随机数的生成设备，该设备包括用于存储计算机程序指令的存储器和用于执行程序指令的处理器，其中，当该计算机程序指令被该处理器执行时，触发该设备执行以下装置：

生成单元，用于将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

输入单元，用于将所述第一伪随机数输入至编码模块以得出第二伪随机数；

处理单元，用于将所述第二伪随机数经过延迟处理，得到第三伪随机数；

所述输入单元还用于将所述第三伪随机数输入至采样模块以得出真随机数，其中，所述第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

本说明书实施例采用的上述至少一个技术方案能够达到以下有益效果：

本发明通过将伪随机数经过编码模块、延迟处理以及采样模块得出真随机数，解决了现有技术中通过特定模拟电路生成真随机数时不具备移植性的问题。

附图说明

为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图得出其他的附图。

图1为本说明书实施例一提供的真随机数的生成方法的流程示意图；

图2为本说明书实施例一提供的线性反馈移位寄存器的结构示意图；

图3为本说明书实施例一提供的LFSR结构的示意图。

图4为本说明书实施例一提供的状态转移图；

图5为本说明书实施例一提供的编码模块的结构示意图；

图6为本说明书实施例一提供的编码模块的工作原理图；

图7为本说明书实施例一提供的第一伪随机数变为第二伪随机数的示意图；

图8为本说明书实施例一提供的第三伪随机数生成真随机数的示意图；

图9为本说明书实施例一提供的采样模块的结构示意图；

图10为本说明书实施例二提供的真随机数的生成装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本说明书中的技术方案，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本说明书实施例，本领域普通技术人员在没有作出创造性劳动前提下所得出的所有其他实施例，都应当属于本申请保护的范围。

图1为本说明书实施例一提供的一种真随机数的生成方法的流程示意图，该流程示意图包括：

步骤S101，将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数。

在本说明书实施例的步骤S101中，预设频率的第一时钟是根据实际需求由晶振模块进行产生，比如，根据需求晶振模块产生10MHz频率的时钟。

在本说明书实施例的步骤S101中，伪随机数生成器可以包括FPGA，期间利用一种线性反馈移位寄存器(LFSR),该线性反馈移位寄存器可以是由n个D触发器和多个异或门组成的，参见图2。其中，gn为反馈系数，取值只能为0或1，取为0时表明不存在该反馈电路，取为1时表明存在该反馈电路；n个D触发器最多可以提供2n-1个状态(不包括全0的状态)，为了保证这些状态没有重复，gn的选择必须满足一定的条件。以n＝3，g0＝1，g1＝1,g2＝0,g3＝1为例，说明LFSR的特性，参见图3。假设在开始时，D2D1D0＝111(seed)，那么，当第一时钟的时钟信号到来时，有：D2＝D1_OUT＝1；D1＝D0_OUT^D2_OUT＝0；D0＝D2_OUT＝1；即D2D1D0＝101，为第一时钟当前时刻的伪随机数；同理，下一时刻第一时钟的时钟信号到来时，可得D2D1D0＝001……由此得出状态转移图，也可得出当前伪随机数的周期，参见图4，有23-1＝7个状态，不包括全0。

步骤S102，将第一伪随机数输入至编码模块以得出第二伪随机数。

在本说明书实施例的步骤S102中，第一伪随机数与第二伪随机数皆为n个,其中，n为大于等于2的正整数。编码模块是由n个独立的编码器并排组成，每个编码器独立工作，并对其中一个第一伪随机数进行编码，参见图5。编码模块可以是由与第一时钟同源的第二时钟进行驱动，且将第二时钟频率设定为第一时钟频率的二倍，比如，将第二时钟的频率设定为20MHz。

在本说明书实施例的步骤S102中，若其中一个第一伪随机数的BIT(数值)为“0”，该第一伪随机数对应的编码器输出的第二伪随机数的BIT为“10”；若其中一个第一伪随机数的BIT为“1”，该第一伪随机数对应的编码器输出的第二伪随机数的BIT为“01”。当n为2时，即第一伪随机数与第二伪随机数皆为2个，参见图6,显示为编码模块的工作原理图，将第一伪随机数输入至编码模块时，由于编码模块的驱动频率为伪随机数生成器的两倍，所以经过编码模块进行编码处理后，将第一伪随机数的BIT转化为2BIT的第二伪随机数，且高位与原数值位相反，低位与原数值位相同。其中，编码模块可以为曼彻斯特编码模块。

在本说明书实施例的步骤S102中，经过编码模块编码处理后，第一伪随机数变为第二伪随机数，参见图7，第二伪随机数的数据速率提高了两倍，并在第一伪随机数中按照顺序插入了数据DATA0_V、DATA1_V、DATA2_V、……，由于新插入的是原的逐位取反(例DATA0_V的每一BIT是DATA0的逐位取反)，因此在第二伪随机数存在大量的位翻转。

步骤S103，将第二伪随机数经过延迟处理，得到第三伪随机数。

在本说明书实施例的步骤S103中，延迟处理可以为布局布线处理。将第二伪随机数经过延迟处理，具体包括：将n个第二伪随机数分别在不同的布线路径上进行布局布线处理，因此可以在布局布线时可以增大各个BIT间路径延迟的差别，使各个BIT间的路径延迟值各不相同且有显著差异(最大值可与“第二时钟的周期/n”相比拟)。经过布局布线后，第二伪随机数变为第三伪随机数。参见图8，第三伪随机数具有如下特点：存在大量的频率较高的不确定值，存在一定数量的位翻转(即1翻转为0,0翻转为1)；存在不确定值的同时，数据在从DATA_V转变为DATA时n个BIT位都发生了翻转。

步骤S104，将第三伪随机数输入至采样模块以得出真随机数。

在本说明书实施例的步骤S104中，第三伪随机数为n个,其中，n为大于2的正整数。采集模块可以是由与第一时钟不同源的第三时钟驱动，且将第一时钟频率设定大于2倍第三时钟频率，根据需求可以将第三时钟的频率设定为4MHz。

在本说明书实施例的步骤S104中，第三伪随机数为第三时钟驱动的采样模块的输入，第三伪随机数中除一部分不确定数外，其仍然是具有一定的周期性的。

在本说明书实施例的步骤S104中，采样模块可以是由n个D触发器并列组成，每个D触发器负责第三伪随机数的一个BIT(数值)的采样，参见图9。D触发器的特点是当数据的建立/保持时间不满足时，会产生亚稳态，输出值不确定，可能为0，也可能为1。当属于第二时钟域的第三伪随机数的各个BIT输入到D触发器时，第三伪随机数中的不确定值可能被采样到，从而变为采样模块的输出；或者，n个BIT翻转位可能有一部分建立/保持时间不满足，导致一部分D触发器输出不确定值。

在本说明书实施例的步骤S104中，下面详述采样模块生成真随机数的原理，参见图8，假设采样模块从DATA0_V数据开始采样，对于第一个伪随机数循环输出数据，由于⑴⑶⑷⑹处的数据存在不确定或建立/保持时间没有满足，因此无法采集到确定的数据，因而采样模块采集到的数据是d1、DATA0、d2、d3、DATA2、d4、……，其中d1、d2、d3、d4数据的值无法确定；因第三时钟与第二时钟不是同源时钟，两者必然存在一定的频差，导致时域上第三时钟与第二时钟的相邻上升沿间隔不断变化，故而对于第二个伪随机数循环输出数据，采样模块的采样起始时刻可能与第一个伪随机数循环输出数据不同，存在Δt的时间间隔，进而导致数据的不确定性和建立/保持时间发生变化。对于第二个伪随机数循环输出数据，⑻⑼⑾⑿采样时钟处的数据存在不确定或建立/保持时间没有满足，无法采集到确定的数据，因而采样模块采集到的数据是DATA0_V、d5、d6、DATA2_V、d7、d8、……，其中d5、d6、d7、d8数据的值无法确定。

在本说明书实施例的步骤S104中，比较第一个伪随机数循环输出数据和第二个伪随机数循环的输出数据可知，虽然输入的第三伪随机数是具有周期性的、可预测的数据，但经过采样模块后，第三伪随机数的周期性被破坏、第三伪随机数的值变得不可预测，符合真随机数的特点。同理，由于第三时钟与第二时钟不是同源时钟，第三个伪随机数循环输出数据的采样起始时刻将可能即不同于第一个伪随机数循环输出数据也不同于第二个伪随机数循环输出数据，第M(M是正整数)个伪随机数循环输出数据的采样起始时刻也可能将不同于第1个-第(M-1)个伪随机数循环输出数据，因此后续伪随机循环中生成的数据都将不可预测，符合真随机数的特点。

图10为本说明书实施例二提供的一种真随机数的生成装置的结构示意图，该结构示意图包括：生成单元1、输入单元2以及处理单元3。

生成单元1用于将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

输入单元2用于将第一伪随机数输入至编码模块以得出第二伪随机数；

处理单元3用于将第二伪随机数经过延迟处理，得到第三伪随机数；

输入单元2还用于将第三伪随机数输入至采样模块以得出真随机数，其中，第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

编码模块为曼彻斯特编码模块，曼彻斯特编码模块是由n个独立的编码器并排组成，每个编码器对其中一个第一伪随机数进行编码。

迟处理为布局布线处理。处理单元具体用于将n个第二伪随机数分别在不同的布线路径上进行布局布线处理。

本说明书提供的一种计算机介质，其上存储有计算机可读指令，计算机可读指令可被处理器执行以下步骤：

将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

第一伪随机数输入至编码模块以得出第二伪随机数；

将第二伪随机数经过延迟处理，得到第三伪随机数；

将第三伪随机数输入至采样模块以得出真随机数，其中，第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

本说明书提供的一种真随机数的生成设备，该设备包括用于存储计算机程序指令的存储器和用于执行程序指令的处理器，其中，当该计算机程序指令被该处理器执行时，触发该设备执行以下装置：

生成单元，用于将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

输入单元，用于将第一伪随机数输入至编码模块以得出第二伪随机数；

处理单元，用于将第二伪随机数经过延迟处理，得到第三伪随机数；

输入单元还用于将第三伪随机数输入至采样模块以得出真随机数，其中，第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

在20世纪90年代，对于一个技术的改进可以很明显地区分是硬件上的改进(例如，对二极管、晶体管、开关等电路结构的改进)还是软件上的改进(对于方法流程的改进)。然而，随着技术的发展，当今的很多方法流程的改进已经可以视为硬件电路结构的直接改进。设计人员几乎都通过将改进的方法流程编程到硬件电路中来得到相应的硬件电路结构。因此，不能说一个方法流程的改进就不能用硬件实体模块来实现。例如，可编程逻辑器件(Programmable Logic Device,PLD)(例如现场可编程门阵列(Field Programmable GateArray，FPGA))就是这样一种集成电路，其逻辑功能由用户对器件编程来确定。由设计人员自行编程来把一个数字系统“集成”在一片PLD上，而不需要请芯片制造厂商来设计和制作专用的集成电路芯片。而且，如今，取代手工地制作集成电路芯片，这种编程也多半改用“逻辑编译器(logic compiler)”软件来实现，它与程序开发撰写时所用的软件编译器相类似，而要编译之前的原始代码也得用特定的编程语言来撰写，此称之为硬件描述语言(Hardware Description Language，HDL)，而HDL也并非仅有一种，而是有许多种，如ABEL(Advanced Boolean Expression Language)、AHDL(Altera Hardware DescriptionLanguage)、Confluence、CUPL(Cornell University Programming Language)、HDCal、JHDL(Java Hardware Description Language)、Lava、Lola、MyHDL、PALASM、RHDL(RubyHardware Description Language)等，目前最普遍使用的是VHDL(Very-High-SpeedIntegrated Circuit Hardware Description Language)与Verilog。本领域技术人员也应该清楚，只需要将方法流程用上述几种硬件描述语言稍作逻辑编程并编程到集成电路中，就可以很容易得到实现该逻辑方法流程的硬件电路。

控制器可以按任何适当的方式实现，例如，控制器可以采取例如微处理器或处理器以及存储可由该(微)处理器执行的计算机可读程序代码(例如软件或固件)的计算机可读介质、逻辑门、开关、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑控制器和嵌入微控制器的形式，控制器的例子包括但不限于以下微控制器：ARC 625D、Atmel AT91SAM、Microchip PIC18F26K20以及Silicone Labs C8051F320，存储器控制器还可以被实现为存储器的控制逻辑的一部分。本领域技术人员也知道，除了以纯计算机可读程序代码方式实现控制器以外，完全可以通过将方法步骤进行逻辑编程来使得控制器以逻辑门、开关、专用集成电路、可编程逻辑控制器和嵌入微控制器等的形式来实现相同功能。因此这种控制器可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构。或者甚至，可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。

上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机。具体的，计算机例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本申请可以在由计算机执行的计算机可执行指令的一般上下文中描述，例如程序模块。一般地，程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等等。也可以在分布式计算环境中实践本申请，在这些分布式计算环境中，由通过通信网络而被连接的远程处理设备来执行任务。在分布式计算环境中，程序模块可以位于包括存储设备在内的本地和远程计算机存储介质中。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种真随机数的生成方法，其特征在于，所述方法包括：

将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

将所述第一伪随机数输入至编码模块以得出第二伪随机数；

将所述第二伪随机数经过延迟处理，得到第三伪随机数；

将所述第三伪随机数输入至采样模块以得出真随机数，其中，所述第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

2.根据权利要求1所述的真随机数的生成方法，其特征在于，所述编码模块为曼彻斯特编码模块，所述曼彻斯特编码模块是由n个独立的编码器并排组成，每个编码器对其中一个所述第一伪随机数进行编码。

3.根据权利要求1所述的真随机数的生成方法，其特征在于，所述延迟处理为布局布线处理；

所述将所述第二伪随机数经过延迟处理，具体包括：

将n个所述第二伪随机数分别在不同的布线路径上进行布局布线处理。

4.根据权利要求1所述的真随机数的生成方法，其特征在于，所述编码模块是由与所述第一时钟同源的第二时钟进行驱动，且将所述第二时钟频率设定为所述第一时钟频率的m倍,其中，m为大于等于2的正整数。

5.根据权利要求1所述的真随机数的生成方法，其特征在于，所述采集模块是由与所述第一时钟不同源的第三时钟驱动，且将所述第一时钟频率设定为大于2倍所述第三时钟频率。

6.一种真随机数的生成装置，其特征在于，所述装置包括：

生成单元，用于将预设频率的第一时钟输入至伪随机数生成器生成第一伪随机数；

输入单元，用于将所述第一伪随机数输入至编码模块以得出第二伪随机数；

处理单元，用于将所述第二伪随机数经过延迟处理，得到第三伪随机数；

所述输入单元还用于将所述第三伪随机数输入至采样模块以得出真随机数，其中，所述第一伪随机数、第二伪随机数以及第三伪随机数皆为n个,n为大于等于2的正整数。

7.根据权利要求6所述的真随机数的生成装置，其特征在于，所述编码模块为曼彻斯特编码模块，所述曼彻斯特编码模块是由n个独立的编码器并排组成，每个编码器对其中一个所述第一伪随机数进行编码。

8.根据权利要求6所述的真随机数的生成装置，其特征在于，所述延迟处理为布局布线处理；

所述处理单元，具体用于：

将n个所述第二伪随机数分别在不同的布线路径上进行布局布线处理。

9.一种计算机介质，其上存储有计算机可读指令，所述计算机可读指令可被处理器执行以实现权利要求1至5中任一项所述的方法。

10.一种真随机数的生成设备，该设备包括用于存储计算机程序指令的存储器和用于执行程序指令的处理器，其中，当该计算机程序指令被该处理器执行时，触发该设备执行权利要求6至8中任一项所述的装置。