CN108763977B - 一种钳位反相器puf的电路、电子装置及实现方法 - Google Patents

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Abstract

本发明公开了一种钳位反相器PUF的电路、电子装置及实现方法，包括顺次串联的线性反馈移位寄存器、PUF核及输出增强校验装置，PUF核包括顺次连接的第一级反相器组、第二级反相器组及第三级反相器组，第一级反相器组及第二级反相器组均包括M个并联的反相器块，反相器块均包括2个多路选择器和2N个反相器，第三级反相器组包括若干并联的反相器，输出增强校验装置包括并联设置的输出级及第四级，输出级包括两个并联的反相器，反相器连接异或门，第四级包括一个反相器，线性反馈移位寄存器是2*M*N位线性反馈移位寄存器。本发明通过利用制造工艺的差别导致的每个反相器都有不同的电压跳变点Vtrip，产生的非线性依赖的响应很难被模拟，从而增强了Strong‑PUF稳定性。

Description

一种钳位反相器PUF的电路、电子装置及实现方法
技术领域
本发明涉及防伪电路领域，具体涉及一种钳位反相器PUF的电路、电子装置及实现方法。
背景技术
经过十多年的发展，硅的物理不可克隆功能(PUF)作为一种流行的在密码密钥生成和芯片验证方面有着潜在的发展潜力的安全原语已经站稳了脚跟，在密码密钥生成和芯片验证方面有着潜在的发展潜力。从响应访问限制和建模复杂性的角度来看，PUF可以大致分为两类：弱PUF和强PUF。弱PUF只有一个线性或多项式的激励-响应对(CRP)空间，而强PUF拥有指数数量的独特CRP。从应用角度来看，弱PUF对轻量级系统中的共享密钥的生成非常有用，而强PUF则更适合于芯片验证，因为同一芯片可以通过每个会话中不同的激励识别，而无需专门保护其激励-响应的接口。
与弱PUF不同，强PUF主要是基于延迟的。经典的代表是仲裁器PUF，其中一个边沿同时被发射到由输入激励控制的一系列相同设计的开关的两个不同路径中。由于设备不匹配，通过不同路径(理想的长度相同)到达端点的相同边沿，到达的时间稍微不同。终点处的仲裁器选出先到的边沿并相应地输出响应位。之前的仲裁器PUF具有较差的唯一性并且可以很容易地建模。其可靠的唯一性只有23％，远不及50％的理想值。通过收集几百个已知的CRP，一个64状态的仲裁器PUF可以通过机器学习来正确地预测将来对未知激励的响应，准确度高达95％。一些对基本仲裁器PUF结构的修改已经被提出，来解决这些问题。例如，在前馈PUF中，后级的开关配置不是由输入激励决定的，而是由在早期阶段中累积的延迟差决定的。异或门PUF并联多个仲裁器PUF，并将它们各自的响应相异或，以增加建模的复杂性。除了硬件开销外，异或门PUF的可靠性随着仲裁器PUF的数量的增加而降低，因为子响应中的每个奇数次的位翻转将会导致最终输出中的错误响应。最近，双边注入环形振荡器(RO)中的振荡崩溃也被用于强PUF实现。同时注入两个振荡回路中偶数级RO的相对节点处积累的两个边沿的延迟差决定了中间反相器输出端的最终稳定状态。由于噪声占主导地位的延迟积累，超过30％的不稳定的CRP必须被识别和舍弃以达到100％的可靠性。这种强PUF也容易受到建模攻击的影响，因为它的响应也是由仲裁器PUF等线性累积延迟差决定的。
发明内容
为解决现有技术中的不足，本发明提供一种钳位反相器PUF的电路、电子装置及实现方法，解决了现有技术中钳位反相器PUF电路的稳定性欠佳的技术问题。
为了实现上述目标，本发明采用如下技术方案：
一种钳位反相器PUF的电路，其特征在于：包括顺次串联的线性反馈移位寄存器、PUF核及输出增强校验装置，所述PUF核包括顺次连接的第一级反相器组、第二级反相器组及第三级反相器组，所述第一级反相器组及第二级反相器组均包括M个并联的反相器块，所述反相器块均包括2个多路选择器和2N个反相器，所述第三级反相器组包括若干并联的反相器，所述输出增强校验装置包括并联设置的输出级及第四级，所述输出级包括两个并联的反相器，所述反相器连接异或门，所述第四级包括一个反相器，所述线性反馈移位寄存器是2*M*N位线性反馈移位寄存器。
作为一种优化方案，前述的一种钳位反相器PUF的电路，所述第一级及第二级中的反相器是二极管钳位型反相器。
作为一种优化方案，前述的一种钳位反相器PUF的电路，输出级中的两个反相器，其中一个反相器包含依次连接的一个高阈值NMOS和一个低阈值PMOS，另外一个包含依次连接的一个低阈值NMOS和一个高阈值PMOS。
作为一种优化方案，前述的一种钳位反相器PUF的电路，所述第一级及第二级中均包含16个反相器块，所述反相器块均包括16个反相器，所述反相器块设有4个激励输入端，所述线性反馈移位寄存器是128位线性反馈移位寄存器。
作为一种优化方案，前述的一种钳位反相器PUF的电路，所述输出级与异或门之间还并联设有两个缓冲器，所述第四级的反相器还串联缓冲器。
一种电子装置，其特征在于：采用前述的一种钳位反相器PUF的电路。
基于前述一种钳位反相器PUF的电路的实现方法，其特征在于：按照以下步骤工作：
S1：线性反馈移位寄存器发出激励信号；
S2：第一级反相器组中的各个反相器根据各自的不同的Vtrip对激励信号的前2MN位进行选择，并输出信号；
S3：第一级反相器组输出的信号进入至第二级反相器组，第二级反相器组中的各个反相器根据各自的不同的Vtrip对激励信号的后2MN位进行选择，并输出信号至输出增强校验装置；
S4：信号进入至输出级，若输入信号低于Vtrip_L或高于Vtrip_H，则INVALID输出标志将为0，表示Vin强，若输入信号高于Vtrip_L且低于Vtrip_H，则INVALID输出标志将为1；
S5：当INVALID为0时，通过第四级的输出信号才有效。
本发明所达到的有益效果：本发明通过利用制造工艺的差别导致的每个反相器都有不同的电压跳变点Vtrip，产生的非线性依赖的响应很难被模拟，从而增强了Strong-PUF稳定性，同时实现了低成本、低功耗。本发明的Strong-PUF可以用于多种电子装置中，以保障个人芯片防止数据窃取，它利用每个半导体器件固有的独特“指纹”，来保护其加密密钥，使得它很难被复制或进行安全微控制器的逆向工程。
附图说明
图1是本发明整体连接图；
图2是二极管钳位型反相器示意合图；
其中，(a)图是二极管钳位型反相器的电压跳变点Vtrip；(b)图是20对反相器的仿真结果；(c)图是二极管钳位型反相器；(d)图是单稳态强PUF的结构；
图3是各级输出分布图；
其中，(a)图是500个不同的输入激励组合的第一级输出的分布；(b)图是被第二级扩大的高斯分布；(c)图是第三级缓冲器将大部分电压从跳变点推出的分布；(d)是第四级的单级反相器将输出数字化为Vdd或GND的分布；
图4是Vtrip相关合图；
其中，(a)图是可靠性检查电路；(b)图是三种类型反相器的不同Vtrip；(c)图是对FN的关系。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
如图1所示：本实施例公开了一种钳位反相器PUF的电路，包括顺次串联的线性反馈移位寄存器、PUF核及输出增强校验装置，PUF核包括顺次连接的第一级反相器组、第二级反相器组及第三级反相器组，第一级反相器组及第二级反相器组均包括M个并联的反相器块，各反相器块均包括2个多路选择器和2N个反相器，第三级反相器组包括若干并联的反相器，输出增强校验装置包括并联设置的输出级及第四级，输出级包括两个并联的反相器，反相器连接异或门，第四级包括一个反相器，其中M与N代表正整数。
本实施例的线性反馈移位寄存器优选128(＝2*M*N)位线性反馈移位寄存器，第一级及第二级中的反相器是钳位二极管型反相器，用于降低PUF核心的功耗，顶部和底部晶体管作为二极管强制晶体管工作在亚阈值区域。在亚阈值区域工作也增加了Vtrip的变化，使得PUF响应位更可靠。
如图2中的(c)图所示：输出级中的两个反相器，其中一个反相器包含依次连接的一个高阈值NMOS和一个低阈值PMOS，另外一个包含依次连接的一个低阈值NMOS和一个高阈值PMOS。
本实施例的第一级及第二级中均包含16(＝M)个反相器块，每个反相器块均包括16(＝2N)个反相器，所有反相器均设有4(＝N)个激励输入端。即M＝16，N＝4。
为了增强电路的协调和缓冲性能，输出级与异或门之间还并联设有两个缓冲器，第四级的反相器还串联缓冲器。
下面结合附图对上述一种钳位反相器PUF的电路的工作过程、工作方法作一一分析：
首先介绍相关原理：单稳态PUF的响应位生成机制的基本概念，是通过比较不同二极管钳位型反相器的电压跳变点Vtrip(如图2中的(a)图所示)。由于制造工艺的差别，每个反相器都有不同的电压跳变点Vtrip。与以线性累积模型为特征的基于延迟的强PUF不同，我们提出的PUF中的两个并联反相器的Vtrip不等于两个单独反相器Vtrip的平均值。图2中的(b)图中的20对反相器的仿真结果验证了这一点。每个反相器上产生的非线性依赖的响应很难被模拟。
当第一级反相器组中的各个反相器接收到128位线性反馈移位寄存器发出激励信号时，第一级反相器组中的各个反相器根据各自的不同的Vtrip对激励信号进行响应，在响应激励时，在每个块中一个反相器被选出，第一级反相器组包括64(4乘16)个并联的单反相器环，可对输入激励信号的前64位进行选择。由于单极反相环不足以满足振荡标准，所以第一级的输出是稳定的，输出电压稳定大约等于Vdd/2，图3中的(a)图显示了500个不同的输入激励组合的第一级输出的分布。
激励信号进入至第二级反相器组，这个窄的高斯分布被第二级扩大，如图3中的(b)图所示，第二级可视为是单端比较器，将其输入与其开关阈值电压Vtrip进行比较，从64个反相器获得的跳变点的非线性组合，选择输入激励信号的后64位。
第三级缓冲器中的并联反相器通过将大部分电压从跳变点推出，增加了反相器未定义输入范围内的电压数量。
如图3中的(c)图所示。通过第四级的单级反相器将输出数字化为Vdd或GND，如图3中的(d)图所示。第三级的输出也进行可靠性检查来提高PUF的可靠性。
由于二极管钳位型反相器不能从GND完全摆动到Vdd，所以在第三和第四级中使用常规缓冲器来强制输出强“1”或强“0”。
可靠性检查电路(见图4中的(a)图)包括两个反相器和一个异或门。两个反相器中的一个包括低阈值(lvt)NMOS和一个高阈值(hvt)PMOS(其具有低Vtrip(Vtrip_L))形成；另一个包括一个高阈值(hvt)NMOS和一个低阈值(lvt)PMOS(其具有高Vtrip(Vtrip_H))。图4中的(b)图显示了三种类型反相器的不同Vtrip。如果Vin低于Vtrip_L或高于Vtrip_H，则INVALID输出标志将为0，表示Vin强，否则INVALID为1。INVALID＝1的响应将被舍弃，因为这样的位易受环境变化的影响。阈值Vtrip_L和Vtrip_H可以通过调整lvt晶体管的大小(例如通过增加指数(FN))来调整，这将会通过丢弃更多位来提高可靠性。
在图4中的(c)图中显示了Vtrip对FN的关系。最小的检测器电路的大小使得Vtrip_L和Vtrip_H的平均值等于Vdd/2。
信号进入至输出级，若输入信号低于Vtrip_L或高于Vtrip_H，则INVALID输出标志将为0，表示Vin强，若输入信号高于Vtrip_L且低于Vtrip_H，则INVALID输出标志将为1；当INVALID为0时，通过第四级的输出信号才有效。
在本发明中，线性反馈移位寄存器(LFSR)应用于激励的输入端，减少了模块对管脚的需求。利用链式二极管钳位型反相器的开关阈值电压的非线性组合来产生可靠的响应。这种非线性组合增加了建模攻击的障碍。另外，反相器偏置在亚阈值区域，这降低了可用于侧通道分析的能量消耗和功率泄漏。从制造的40纳米级芯片的测量结果表明，相比于最先进的强PUF，所提出的PUF每位仅消耗7.7pJ，且本地BER低。这些优点对于资源受限的物联网设备的认证是有吸引力的。另外，本方法未增加硬件面积和功耗，操作简单。
本发明提供了一种钳位反相器PUF的电路，大大提高了PUF的稳定性，同时在本发明中，线性反馈移位寄存器(LFSR)和单稳态二极管钳位型反相器的应用，降低模块功耗，同时减少了硬件数量。该PUF模块完全与CMOS工艺兼容，让电路设计者可以轻松与其他模块(例如RF电子标签)集成一起。另外，该模块还加强了现有技术的安全性。本发明还公开了一种电子装置，采用上述一种钳位反相器PUF的电路。
本发明的Strong-PUF可以用于多种电子装置中，例如但不限于FPGA、RFID及ASIC，以保障个人芯片防止数据窃取，它利用每个半导体器件固有的独特“指纹”，来保护其加密密钥，使得它很难被复制或进行安全微控制器的逆向工程。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (4)

1.一种钳位反相器PUF电路，其特征在于：包括顺次串联的线性反馈移位寄存器、PUF核及输出增强校验装置，所述PUF核包括顺次连接的第一级反相器组、第二级反相器组及第三级反相器组，所述第一级反相器组及第二级反相器组均包括M个并联的反相器块，所述反相器块均包括2个多路选择器和2N个反相器，所述第三级反相器组包括若干并联的反相器，所述输出增强校验装置包括并联设置的输出级及第四级，所述输出级包括两个并联的反相器，所述输出级的反相器连接异或门，所述第四级包括一个反相器，所述线性反馈移位寄存器是2*M*N位线性反馈移位寄存器；
所述第一级反相器组及第二级反相器组中的反相器是二极管钳位型反相器；每个反相器都有不同的电压跳变点Vtrip；输出级中的两个反相器，其中一个反相器包含依次连接的一个高阈值NMOS和一个低阈值PMOS，另外一个包含依次连接的一个低阈值NMOS和一个高阈值PMOS；所述输出级与异或门之间还并联设有两个缓冲器，所述第四级的反相器还串联缓冲器。
2.根据权利要求1所述的一种钳位反相器PUF电路，其特征在于：所述第一级反相器组及第二级反相器组中均包含16个反相器块，所述反相器块均包括16个反相器，所述反相器块设有4个激励输入端，所述线性反馈移位寄存器是128位线性反馈移位寄存器。
3.一种电子装置，其特征在于：采用权利要求1所述的一种钳位反相器PUF电路。
4.基于权利要求1-2任意一项所述的一种钳位反相器PUF电路的实现方法，其特征在于：按照以下步骤工作：
S1：线性反馈移位寄存器发出激励信号；
S2：第一级反相器组中的各个反相器根据各自的不同的Vtrip对激励信号的前2MN位进行选择，并输出信号；
S3：第一级反相器组输出的信号进入至第二级反相器组，第二级反相器组中的各个反相器根据各自的不同的Vtrip对激励信号的后2MN位进行选择，并输出信号至输出增强校验装置；
S4：信号进入至输出级，若输入信号低于Vtrip_L或高于Vtrip_H，则INVALID输出标志将为0，表示Vin强，若输入信号高于Vtrip_L且低于Vtrip_H，则INVALID输出标志将为1；Vtrip_L表示低位电压跳变点，Vtrip_H表示高位电压跳变点；
S5：当INVALID为0时，通过第四级的输出信号才有效。
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CN110210257B (zh) * 2019-04-22 2023-06-27 深圳大学 一种基于二管结构电压基准源的高可靠性物理不可克隆函数电路
CN111490758B (zh) * 2020-04-15 2023-08-15 芯峰科技(广州)有限公司 基于仲裁器puf的可靠性增强结构及增强方法
CN114928454B (zh) * 2022-06-09 2024-01-09 湖南大学 Crp混淆电路及数据混淆方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102521538A (zh) * 2011-12-07 2012-06-27 浙江大学 基于多频率段的物理不可克隆函数结构
CN103236922B (zh) * 2013-04-23 2017-02-08 浙江华仪电子股份有限公司 具有物理不可克隆功能的电路、电子装置及实现方法
CN103902930B (zh) * 2014-03-10 2016-09-07 杭州晟元数据安全技术股份有限公司 基于环形振荡器的物理不可克隆函数电路结构
CN103902929B (zh) * 2014-03-10 2017-06-27 杭州晟元数据安全技术股份有限公司 基于双延时链的物理不可克隆函数电路结构

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