CN102736892B - 一种非线性伪随机序列发生器 - Google Patents

Abstract

本发明提供非线性伪随机序列发生器，包括：移位寄存器单元；反馈逻辑单元，包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元；其中，线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器单元的状态输出端对应连接，其输出端与合成单元的一个输入端连接；非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器单元状态输出端对应连接，其输出端与合成单元的另一个输入端连接；合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接。其生成的伪随机序列线性复杂度高，周期长，且生成方法简单。

Description

一种非线性伪随机序列发生器

技术领域

本发明涉及伪随机序列产生技术，尤其涉及一种非线性伪随机序列发生器

背景技术

m序列是最大长度线性移位反馈寄存器(Maximum-length linear feedback shift register，MLLFSR)生成的伪随机序列，它的周期特性、平衡特性、游程特性、自相关特性都很好，在信息安全、通信、雷达、测试、导航等许多重要领域具有广泛应用。

但是，m序列的序列数目有限，难以满足通信系统需要的海量地址码；它的线性复杂度低，在信息加密中难以抵抗敌方的攻击。

在实际应用中，为了获得周期长、复杂度高的伪随机序列，往往需要将若干个多级反馈移位寄存器产生的m序列进行平移、截短、求模2加等运算。这种生成方法改善了序列的某些特性，但同时也丢失了一些原有的优点，并且增加了伪随机序列生成的复杂性。

本发明由国家自然基金项目“基于m序列的非线性m子序列研究”(61071001)资助。

发明内容

本发明要解决的技术问题是提供一种非线性伪随机序列发生器，其生成的伪随机序列线性复杂度高、周期长且生成方法简单。

根据本发明的一个方面，提供一种非线性伪随机序列发生器，包括：

移位寄存器单元，其中，移位寄存器单元由n个触发器或n个一位存储单元组成，高位触发器或高位存储单元的输出依次与相邻低位触发器或相邻低位存储单元的输入连接，最低位触发器或最低位存储单元的输出是移位寄存器单元的输出，最高位触发器或最高位存储单元的输入是移位寄存器单元的输入；

反馈逻辑单元，包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元；其中，线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器单元的状态输出端对应连接，线性反馈逻辑单元输出端与合成单元的一个输入端连接；非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器单元的状态输出端对应连接，其输出端与合成单元的另一个输入端连接；合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接。

可选的，所述的非线性伪随机序列发生器中，线性反馈逻辑单元是基于本原三项式的最大长度线性移位反馈寄存器MLLFSR反馈逻辑单元，其逻辑电路由其反馈函数f(x)决定：

$f\left(x\right)=x_i\⊕x_0---\left(1\right)$

其中，表示模2加；x_i∈GF (2)，为寄存器第i+1位状态，i＝1...n-1。

可选的，所述的非线性伪随机序列发生器中，非线性反馈逻辑单元电路由非线性特征函数y(x)决定，所述的非线性特征函数y(x)是基于(1)式得到的，其形式如下：

当(1)式中的x_i所在位置满足时，

$y\left(x\right)=\stackrel{\‾}{(x_{n-1}+\·\·\·+x_{i+1})}\·(x_i\·\·\·x_1)+(x_{n-1}\·\·\·x_{n-i})\·\stackrel{\‾}{(x_{n-i-1}+\·\·\·+x_1)}---\left(2\right)$

当(1)式中的x_i所在位置满足时，

$y\left(x\right)=\stackrel{\‾}{(x_{n-1}+\·\·\·+x_{n-i+1})}\·(x_{n-i}\·\·\·x_1)+(x_{n-1}\·\·\·x_i)\·\stackrel{\‾}{(x_{i-1}+\·\·\·+x_1)}---\left(3\right)$

其中，+表示逻辑加；n为移位寄存器位数；x_i∈GF (2)，为寄存器第i+1位状态，i＝1...n-1。

可选的，所述的非线性伪随机序列发生器中，合成单元的输出是反馈逻辑单元的总输出，为：

$f^{\′}\left(x\right)=f\left(x\right)\⊕y\left(x\right)---\left(4\right)$

其中，表示模2加；

f(x)：本原三项式m序列移位寄存器反馈函数；

y(x)：基于本原三项式的非线性特征函数；

f’(x)：非线性m子序列移位寄存器反馈函数。

与现有技术相比，本发明的优点包括：1)可以产生新的伪随机序列；2)新伪随机序列具有理想的周期特性、平衡特性、游程特性；3)新伪随机序列自相关特性具有δ(t)函数特征；4)新伪随机序列良好的线性复杂度；5)易于硬件和软件实现，也易于分立元件和可编程器件实现。

附图说明

图1是本发明一个实施例提供的非线性伪随机序列发生器的逻辑结构图；

图2是本发明另一个实施例提供的非线性伪随机序列发生器的逻辑电路图；

图3是本发明另一个实施例提供的非线性伪随机序列发生器的逻辑电路图。

图4是本发明实施例提供的非线性伪随机序列发生器的状态转换示意图。

附图标记说明：

1：移位寄存器单元；

2：线性反馈逻辑单元；

3：非线性反馈逻辑单元；

4：合成单元。

具体实施方式

为了使本发明的目的、方法、技术方案及优点更加清楚明白，以下结合附图，对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1是本发明一个实施例提供的非线性伪随机序列发生器的逻辑结构图。该非线性伪随机序列发生器为基于m序列移位寄存器的非线性m子序列发生器，其包括移位寄存器单元和反馈逻辑单元。

其中，m序列移位寄存器是具有本原三项式反馈函数的m序列移位寄存器，移位寄存器单元的输入与反馈逻辑电路的输出耦接，移位寄存器状态输出与反馈逻辑单元输入耦接。移位寄存器单元由n个(n表示移位寄存器的位数，一般指任意正整数)触发器或n个一位存储单元组成，高位触发器或高位存储单元的输出依次与相邻低位触发器或相邻低位存储单元的输入连接，最低位触发器或最低位存储单元的输出是移位寄存器单元的输出，最高位触发器或最高位存储单元的输入是移位寄存器单元的输入。

其中，反馈逻辑单元包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元。线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器状态输出端对应连接，线性反馈逻辑单元输出端与合成单元的一个输入端连接。非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器状态输出端对应连接，其输出端与合成单元的另一个输入端连接。

线性反馈逻辑单元是基于本原三项式的最大长度线性移位反馈寄存器MLLFSR反馈逻辑单元，其逻辑电路由其反馈函数f(x)决定：

$f\left(x\right)=x_i\⊕x_0---\left(1\right)$

其中，表示模2加；x_i∈GF (2)，为寄存器第i+1位状态，i＝1...n-1。

非线性反馈逻辑单元电路由非线性特征函数y(x)决定，所述的非线性特征函数y(x)是基于(1)式得到的，其形式如下：

当(1)式中的x_i所在位置满足时，

$y\left(x\right)=\stackrel{\‾}{(x_{n-1}+\·\·\·+x_{i+1})}\·(x_i\·\·\·x_1)+(x_{n-1}\·\·\·x_{n-i})\·\stackrel{\‾}{(x_{n-i-1}+\·\·\·+x_1)}---\left(2\right)$

三当(1)式中的x_i所在位置满足时，

$y\left(x\right)=\stackrel{\‾}{(x_{n-1}+\·\·\·+x_{n-i+1})}\·(x_{n-i}\·\·\·x_1)+(x_{n-1}\·\·\·x_i)\·\stackrel{\‾}{(x_{i-1}+\·\·\·+x_1)}---\left(3\right)$

其中，+表示逻辑加；n为移位寄存器位数；x_i∈GF (2)，为寄存器第i+1位状态，i＝1...n-1。

合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接，合成单元的输出是反馈逻辑单元的总输出，为：

$f^{\′}\left(x\right)=f\left(x\right)\⊕y\left(x\right)---\left(4\right)$

其中，表示模2加；

f(x)：本原三项式m序列移位寄存器反馈函数；

y(x)：基于本原三项式的非线性特征函数；

f’(x)：非线性m子序列移位寄存器反馈函数。

综上，线性反馈逻辑单元电路由形如(1)式的本原三项式m序列移位寄存器反馈函数f(x)确定，非线性反馈逻辑单元电路由非线性特征函数y(x)确定。线性反馈逻辑单元和非性反馈逻辑单元的输入信号都取自于移位寄存器状态输出信号x_j(j＝0，1，2...n-1)。线性反馈逻辑单元和非性反馈逻辑单元的输出信号都送给合成单元，作为合成单元输入信号，合成单元输出信号作为移位寄存器输入信号，在clk信号作用下，一方面移位寄存器接收反馈逻辑电路的输出信号，同时其内部各位依次由高到低移动一位，完成由一个状态转换到一个新状态；另一方面由于移位寄存器状态改变，反馈逻辑电路也随之产生一个新的输出，等待下个clk信号将其送入移位寄存器。序列的输出可以从移位寄存器输出端获得，也可以从移位寄存器任一位状态输出端获得，还可以从反馈逻辑电路输出端得到。

根据本发明一个实施例，如图2所示，线性反馈逻辑单元电路由(1)式确定，且x_i的位置满足：

$0<i\&le;\left(\frac{n}{2}\right),$

非性反馈逻辑单元电路由(2)式确定，合成单元电路由一个异或门实现，n为移位寄存器位数。

根据本发明另一个实施例，如图3所示，线性反馈逻辑单元电路(1)式确定，且x_i的位置满足：

$\left(\frac{n}{2}\right)<i\&le;n-1,$

非性反馈逻辑单元电路由(3)式确定，合成单元电路由一个异或门实现，n为移位寄存器位数。

上述非线性伪随机序列发生器所产生的伪随机序列过程如下：设n位移位寄存器初始状态s₀＝a_n-1a_n-2...a₁a₀，根据图1可知，对应于初始状态a_n-1a_n-2...a₁a₀，线性反馈逻辑单元产生输出信号f，非线性反馈逻辑单元产生输出信号y，f和y又作为合成单元输入信号，在合成单元输出端产生反馈逻辑电路总输出信号f’，在第一个clk信号作用下，一方面移位寄存器最高位接收反馈逻辑电路输出信号f’，同时移位寄存器最低位移出第一位伪随机序列，移位寄存器内部各位依次由高到低移动一位，这样，电路完成了由初始状态到下一个状态的转换；另一方面由于移位寄存器状态改变，反馈逻辑电路也随之产生一个新的输出，等待下一个clk信号将其再次送入移位寄存器。在第二个clk信号作用下，移位寄存器最高位再次接收反馈逻辑电路输出信号，同时移位寄存器最低位移出第二位伪随机序列，移位寄存器内部各位依次由高到低移动一位。依此类推，在clk信号连续作用下，反馈逻辑电路不断产生输出信号f’，移位寄存器不断接收该信号并移位，移位寄存器最低位逐位输出伪随机序列。在图1所示结构中，伪随机序列可以从移位寄存器的任一位状态输出端获得，也可以从反馈逻辑电路输出端得到，从不同输出端得到的序列是平移等价的序列。

图4是n位移位寄存器状态转换示意图，其中虚线表示m序列移位寄存器状态转换，实线表示基于m序列的非线性m子序列移位寄存器状态转换。显然，非线性m子序列移位寄存器状态转换次序与m序列移位寄存器不同，但状态循环长度相同，且都遍历了除0状态之外的所有状态。所以，该伪随机序列发生器产生的序列与m序列一样，具有理想的周期特性、平衡特性、游程特性。

表1列出了4-15位非线性m子序列归一化副峰值数据和线性复杂度数据。其中，非线性m子序列由非线性m子序列移位寄存器生成，非线性m子序列移位寄存器反馈函数由表1中m序列反馈函数按照(4)式合成得到的。由表1数据知，该非线性伪随机序列发生器产生的序列自相关特性具有δ(t)函数特征，当位数n达到大于11时，序列的自相关副、主峰比值减小到百分之一以下。

m子序列还具有m序列所不及的线性复杂度，表1列出了4-15位非线性m子序列线性复杂度，由表知，该非线性伪随机序列发生器产生的序列线性复杂度趋于序列长度的一半左右。

表1

上面结合附图对本发明进行了示例性描述，显然本发明具体实现并不受上述方式的限制，只要采用了本发明的技术方案进行的各种改进、各种变形或未经改进、变形直接应用于其它场合的，不管是采用硬件实现的，还是采用软件实现的，不管是采用分立元件实现的，还是采用可编程器件、DSP器件以及集成电路实现，均在本发明的保护范围之内。

应该注意到并理解，在不脱离后附的权利要求所要求的本发明的精神和范围的情况下，能够对上述详细描述的本发明做出各种修改和改进。因此，要求保护的技术方案的范围不受所给出的任何特定示范教导的限制。

Claims (2)

1.一种非线性伪随机序列发生器，包括：

移位寄存器单元，其中，移位寄存器单元由n个触发器或n个一位存储单元组成，高位触发器或高位存储单元的输出依次与相邻低位触发器或相邻低位存储单元的输入连接，最低位触发器或最低位存储单元的输出是移位寄存器单元的输出，最高位触发器或最高位存储单元的输入是移位寄存器单元的输入；

反馈逻辑单元，包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元；其中，线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器单元状态输出端对应连接，其输出端与合成单元的一个输入端连接；非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器单元状态输出端对应连接，其输出端与合成单元的另一个输入端连接；合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接；

其中，线性反馈逻辑单元是基于本原三项式的最大长度线性移位反馈寄存器MLLFSR反馈逻辑单元，其逻辑电路由其反馈函数f(x)决定：

$f\left(x\right)=x_i\&CirclePlus;x_0---\left(1\right)$

其中，表示模2加；x_i∈G F(2)，为寄存器第i+1位状态，i＝1...n-1；

其中，非线性反馈逻辑单元电路由非线性特征函数y(x)决定，所述的非线性特征函数y(x)是基于(1)式得到的，其形式如下：

当(1)式中的x_i所在位置满足时，

$y\left(x\right)=\stackrel{\&OverBar;}{(x_{n-1}+...+x_{i+1})}\&CenterDot;(x_i...x_1)+(x_{n-1}...x_{n-i})\stackrel{\&OverBar;}{(x_{n-1}+...+x_1)}---\left(2\right)$

当(1)式中的x_i所在位置满足时，

$y\left(x\right)=\stackrel{\&OverBar;}{(x_{n-1}+...+x_{n-i+1})}\&CenterDot;(x_{i-i}...x_1)+(x_{n-1}...x_i)\stackrel{\&OverBar;}{(x_{n-1}+...+x_1)}---\left(3\right)$

其中，+表示逻辑加；n为移位寄存器位数；x_i∈G F(2)，为寄存器第i+1位状态，i＝1...n-1。

2.根据权利要求1所述的非线性伪随机序列发生器，其中，合成单元的输出是反馈逻辑单元的输出，为：

$f^{\&prime;}\left(x\right)=f\left(x\right)\&CirclePlus;y\left(x\right)---\left(4\right)$

其中，表示模2加；

f(x)：本原三项式m序列移位寄存器反馈函数；

y(x)：基于本原三项式的非线性特征函数；

f’(x)：非线性m子序列移位寄存器反馈函数。