JP5359279B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、更に詳しくは、半導体集積回路の速度保証及び／又は消費電力低減を目的とした電源電圧制御を行う半導体集積回路装置に関する。

ＣＭＯＳ論理ゲートを用いた半導体集積回路では、消費電力を低減する方式として、要求される速度に応じて電源電圧を制御するDynamic Voltage and Frequency Scaling（ＤＶＦＳ）が有効である。ＤＶＦＳを用いる場合、消費電力低減効果を高めるためには、要求される動作速度（クロック周波数）が変更されたときに、電源電圧を、できるだけ短時間かつ高精度に制御する必要がある。

ＤＶＦＳにおける電源電圧制御方式としては、例えば特開２００１−２４４４２１号公報のように、速度モニターを用い、回路の動作速度と要求される動作速度との比較結果に従って電圧を制御する方法がある。また、同公報には、あらかじめ電源電圧と動作速度との対応表を用意しておき、要求される速度に応じて、最適な電源電圧に即座に移行する旨の記載もある。

電源電圧を短時間に最適値に変化させるためには、電源電圧を変化させる速度、すなわち電源電圧制御速度を速くする必要がある。しかしながら、電源電圧制御速度が速すぎると、速度モニターからレギュレータなどの電源電圧制御回路へのフィードバックが遅れることで、制御された電源電圧が最適値付近で発振し、最適値への収束がかえって遅れることがある。また、最適値に収束しないこともある。

一方で、電源電圧制御速度を遅くすると、動作速度が大きく変化したとき、すなわち最適な電源電圧の差異が大きいときに、電源電圧が速度変化後の最適値に制御されるまでに要する時間が長くなる。

特開２００１−２４４４２１号公報では、速度モニターによる基準速度との比較結果に基づいて電源電圧制御速度を制御することで、上記問題を解消している。しかしながら、この方式の場合、電源電圧が要求される最低電圧に対して不足している場合に急速に電源電圧を上げることによって動作速度が不足する時間を短縮することを主たる目的としているため、最適電圧値に高精度に制御するという要求を十分に満たすことはできない。また、電源電圧と動作速度の対応表に基づいて電源電圧制御速度を制御する場合についても、温度などの環境の違いに応じた多数の対応表をあらかじめ用意する必要があるという問題がある。

発明の概要

本発明は、上記従来技術の問題点を解消し、回路の動作速度の電源電圧依存性をあらかじめ求めておくことなく、高精度かつ短時間に、電源電圧を所望の値に制御できる半導体集積回路装置を提供することを目的とする。

本発明は、少なくとも電源電圧が可変であるターゲット回路と、前記ターゲット回路に電源電圧を供給する電圧供給回路と、前記電圧供給回路が供給する電源電圧を制御する制御回路とを備え、前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、前記制御回路は、前記電源電圧を増加又は減少させる際には、前記ターゲット回路に供給される電源電圧と、前記ターゲット回路に応じて決まる特定の基準電圧との差に応じた変化レートで、前記電源電圧を増加又は減少させることを特徴とする半導体集積回路装置を提供する。
本発明は、少なくとも電源電圧が可変であるターゲット回路と、前記ターゲット回路に電源電圧を供給する電圧供給回路と、前記電圧供給回路が供給する電源電圧を制御する制御回路とを備え、前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、前記制御回路は、前記電圧供給回路が供給する電源電圧を増加又は減少させる際には、前記ターゲット回路における信号伝送路の遅延時間に応じた変化レートで、前記電源電圧を増加又は減少させ、前記制御回路は、前記ターゲット回路における信号伝送路の遅延時間が短いほど、前記電源電圧を増加又は減少させる際の電源電圧の変化レートを大きくする、ことを特徴とする半導体集積回路装置を提供する。
本発明は、少なくとも電源電圧が可変であるターゲット回路と、前記ターゲット回路に電源電圧を供給する電圧供給回路と、前記電圧供給回路が供給する電源電圧を制御する制御回路とを備え、前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、前記制御回路は、前記電圧供給回路が供給する電源電圧を増加又は減少させる際には、前記ターゲット回路における信号伝送路の遅延時間に応じた変化レートで、前記電源電圧を増加又は減少させ、前記ターゲット回路における信号伝送路の遅延時間をモニターし、該信号伝送路の遅延時間に応じた遅延時間情報を出力する遅延モニターをさらに備えており、前記制御回路は、前記遅延時間情報に基づいて、前記電源電圧の変化レートを決定し、前記遅延モニターは、全体で前記ターゲット回路におけるクリティカルパスの遅延時間に相当する遅延時間を有する直列に接続されたＮ個（Ｎは２以上の整数）の遅延素子と、各遅延素子の出力ノードでデータをラッチするＮ個のフリップフロップとを備え、前記Ｎ個の遅延素子のうちの初段にデータを入力してから、前記ターゲット回路に要求される前記クリティカルパスの最短遅延時間に相当する時間後に、各フリップフロップにてデータラッチを行い、各フリップフロップがラッチしたデータを、前記遅延時間情報として出力することを特徴とする半導体集積回路装置を提供する。
本発明は、少なくとも電源電圧が可変であるターゲット回路と、前記ターゲット回路に電源電圧を供給する電圧供給回路と、前記電圧供給回路が供給する電源電圧を制御する制御回路とを備え、前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、前記制御回路は、前記ターゲット回路に要求される基準動作速度と、前記ターゲット回路の動作速度との差に応じて、前記電圧供給回路が供給する電源電圧を増加又は減少させる際の前記電源電圧の変化レートを決定し、前記ターゲット回路における信号伝送路の遅延時間をモニターし、該信号伝送路の遅延時間に応じた速度情報を出力する速度モニターをさらに備えており、前記制御回路は、前記速度情報に基づいて、前記電源電圧の変化レートを決定し、前記速度モニターは、直列に接続されたＮ個（Ｎは２以上の整数）の遅延素子であって、前記Ｎ個の遅延素子のうちのＣ個（Ｃ＜Ｎ）の遅延素子の遅延時間が、前記ターゲット回路におけるクリティカルパスの遅延時間と同等な遅延時間に設定された遅延素子と、各遅延素子の出力ノードでデータをラッチするＮ個のフリップフロップとを備え、前記Ｎ個の遅延素子のうちの初段の遅延素子にデータを入力してから、前記ターゲット回路に要求される動作速度に相当する時間後に、各フリップフロップにてデータラッチを行い、各フリップフロップがラッチしたデータを、前記速度情報として出力することを特徴とする半導体集積回路装置を提供する。

本発明の上記、及び、他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。

本発明の第１実施形態の半導体集積回路装置の構成を示すブロック図。 基準速度モニターの構成を示すブロック図。 電圧差モニターの構成を示すブロック図。 しきい電圧生成回路の構成を示す回路図。 電源電圧供給回路の構成を示すブロック図。 リファレンス電圧生成回路の構成を示す回路図。 リファレンス電圧生成回路の別の構成を示す回路図。 しきい電圧生成回路の別の構成を示す回路図。 しきい電圧生成回路の別の構成を示す回路図。 本発明の第２実施形態の半導体集積回路装置の構成を示すブロック図。 電源電圧供給回路におけるリファレンス電圧生成回路の構成を示すブロック図。 本発明の第３実施形態の半導体集積回路装置の構成を示すブロック図。 遅延比モニターの構成を示すブロック図。 本発明の第４実施形態の半導体集積回路装置の構成を示すブロック図。 速度モニターの構成を示すブロック図。

発明の詳細な説明

以下、図面を参照し、本発明の例示的な実施形態を詳細に説明する。図１は、本発明の第１実施形態の半導体集積回路装置の構成を示している。半導体集積回路装置１０は、基準速度モニター２０、電圧差モニター３０、制御回路４０、及び、電源電圧供給回路（レギュレータ）５０を備える。電源電圧供給回路５０は、電源電圧が制御される対象であるターゲット回路６０の電源電圧を生成する。基準速度モニター２０は、ターゲット回路６０のクリティカルパスのレプリカを備えており、そのレプリカを用いて、ターゲット回路６０の動作速度と、要求される動作速度とを比較する。電圧差モニター３０は、ターゲット回路６０の電源電圧としきい電圧との差に応じた電圧差情報を出力する。

制御回路４０は、基準速度モニター２０及び電圧差モニター３０の出力に基づいて、ターゲット回路６０に供給する電源電圧を制御する。より詳細には、制御回路４０は、基準速度モニター２０でのターゲット回路６０の動作速度と、要求される動作速度とを比較結果に応じて、電源電圧の制御方向、すなわち電源電圧を上げるか、又は、下げるかを決定する。また、制御回路４０は、電源電圧を増加又は減少させる際の電源電圧の変化レート、すなわち電源電圧制御速度を、電圧差モニター３０が出力する電圧差情報に基づいて決定する。

図２は、基準速度モニター２０の回路構成を示している。基準速度モニター２０は、クリティカルパスのレプリカ２１と、遅延素子２２と、フリップフロップ２３０〜２３２とを有する。レプリカ２１及び遅延素子２２には、ターゲット回路６０に供給される電源電圧と等しい電源電圧が供給されており、レプリカ２１での遅延時間（信号伝達時間）、及び、遅延素子２２での遅延時間は、ターゲット回路６０に供給される電源電圧に応じて変化する。各フリップフロップは、ターゲット回路６０に要求される動作周波数ｆＣＬＫと同じ周期のクロック信号で同期して駆動される。

フリップフロップ２３０は、所定のタイミングで入力データを取り込み、取り込んだデータを、レプリカ２１に向けて出力する。フリップフロップ２３０から出力されたデータは、レプリカ２１を通り、遅延素子２２の前段のノード２３Ａに到達する。また、レプリカ２１及び遅延素子２２を通り、遅延素子２２の後段のノード２３Ｂに到達する。フリップフロップ２３１及び２３２は、ターゲット回路６０の動作クロック信号、すなわち、ターゲット回路６０に要求される動作速度に応じた周期のクロック信号ｆＣＬＫに基づいて、それぞれ、ノード２３Ａ及び２３Ｂのデータをラッチする。

基準速度モニター２０は、フリップフロップ２３０がレプリカ２１に向けてデータを出力した次のクロックで、フリップフロップ２３１及び２３２にて、それぞれノード２３Ａ及び２３Ｂのデータをラッチする。言い換えれば、フリップフロップ２３０がデータを出力してから、ターゲット回路６０に要求される動作速度に相当する時間の経過後に、フリップフロップ２３１及び２３２にて、それぞれノード２３Ａ及び２３Ｂのデータをラッチする。

ターゲット回路６０に供給される電源電圧が低く、レプリカ２１の信号遅延時間が要求される動作速度に対して長いときには、フリップフロップ２３０から出力されたデータは、クロック信号ｆＣＬＫの１周期以内にノード２３Ａに到達せず、フリップフロップ２３１は、データを正しく取り込むことができない。また、ターゲット回路６０に供給される電源電圧が適正電圧に対して高すぎ、レプリカ２１の信号遅延時間が要求される動作速度に対して短すぎるときには、フリップフロップ２３０から出力されたデータは、クロック信号ｆＣＬＫの１周期以内に、遅延素子２２をも通過してノード２３Ｂにも到達して、フリップフロップ２３１及び２３２の双方で、データが正しく取り込まれることになる。なお、遅延素子２２の遅延時間は、要求される動作速度に対するマージンに相当する。

ターゲット回路６０に供給される電源電圧が適正であり、レプリカ２１の信号遅延時間が要求される動作速度に対して適正電圧である場合には、フリップフロップ２３０から出力されたデータは、クロック信号ｆＣＬＫの１周期以内に、レプリカ２１を通過してノード２３Ａには到達するが、遅延素子２２を通過することはできずノード２３Ｂには到達しない。従って、この場合には、フリップフロップ２３１のみがデータを正しくラッチでき、フリップフロップ２３２は、データを正しくラッチできない。フリップフロップ２３１及び２３２がラッチしたデータは、基準速度モニター結果として制御回路４０に出力される。制御回路４０は、基準速度モニター２０が出力するモニター結果に基づいて、ターゲット回路６０に供給される電源電圧が要求される動作速度に対して低いか、高いか、或いは、適正であるかを判断する。

図３は、電圧差モニター３０の回路構成を示している。電圧差モニター３０は、しきい電圧生成回路３１、差電圧生成回路３３、及び、Ａ／Ｄコンバータ３４を備える。電圧差モニター３０は、ターゲット回路６０のクリティカルパスを構成するトランジスタのしきい電圧と、ターゲット回路６０の電源電圧との電圧差情報を出力する。しきい電圧生成回路３１は、ターゲット回路６０のクリティカルパスのしきい電圧ＶＴＨを検出する。ここでのしきい電圧ＶＴＨは、ターゲット回路６０のクリティカルパスに含まれるＭＯＳトランジスタのしきい電圧を意味する。

図４に、しきい電圧生成回路３１の具体的な回路構成を示す。この例では、しきい電圧生成回路３１は、ゲートとドレインとが接続されたＮＭＯＳＦＥＴから成るしきい電圧生成部３１１Ａと、所定の電流ＩＬを流す電流源３１２とを有する。しきい電圧生成回路３１は、しきい電圧生成部３１１ＡのＮＭＯＳＦＥＴに所定の電流ＩＬが流れるときのＮＭＯＳＦＥＴのゲート電位を検出し、その電位を、しきい電圧ＶＴＨとして検出する。

図３に戻り、差電圧生成回路３３は、ターゲット回路６０の電源電圧ＶＤＤと、しきい電圧生成回路３１が検出したしきい電圧ＶＴＨとの差を出力する。Ａ／Ｄコンバータ３４は、差電圧生成回路３３が出力するＶＤＤとＶＴＨとの差をＡ／Ｄ変換し、デジタル変換されたＶＤＤとＶＴＨとの差を、制御信号３５として制御回路４０に出力する。

ここで、回路の動作速度ｆは、電源電圧ＶＤＤ、しきい電圧ＶＴＨを用いて、一般に、下記の近似式で表される。
ｆ＝Ａ（ＶＤＤ−ＶＴＨ） （１）
上記式１から、電源電圧を変化させたときの動作周波数変化率を求めると、

となる。従って、電源電圧制御速度を、

とすれば、時間当たりの動作周波数変化率は

となる。ｋは定数である。以上から、電源電圧制御速度をＶＤＤ−ＶＴHに比例するように制御すれば、時間当たりの動作周波数変化率を一定に保ったまま、電源電圧を変化させることができることがわかる。

制御回路４０は、基準速度モニター２０が出力するモニター結果に基づいて、ターゲット回路６０のクリティカルパスの遅延時間が、要求される動作速度に対して長いか否か、また、短すぎるか否かを判断し、ターゲット回路６０の電源電圧を上げるか、又は、下げるかを決定する。より詳細には、フリップフロップ２３０が出力したデータが、１クロック周期でノード２３Ａに到達せず、フリップフロップ２３１に取り込まれなかったときには、クリティカルパスの遅延時間が要求される動作速度に対して長いと判断し、ターゲット回路６０の動作速度を速めるために、電源電圧を上げると決定する。

また、制御回路４０は、フリップフロップ２３１及び２３２の双方が、フリップフロップ２３０が出力したデータを取り込めたときには、レプリカ２１の遅延時間は要求される動作速度に対して短すぎると判断し、ターゲット回路６０の動作速度を遅くするために、ターゲット回路６０に供給する電源電圧を減少させると決定する。制御回路４０は、フリップフロップ２３１がデータを正しく取り込め、かつ、フリップフロップ２３２がデータを取り込めなかったときには、レプリカ２１の遅延時間は要求される動作速度に対して適正範囲内であると判断する。この場合には、制御回路４０は、ターゲット回路６０の電源電圧を現在の値に維持する。

制御回路４０は、電源電圧を上げる、又は、下げると決定した際には、その増加又は低下させる電圧の幅（電圧の変化量）を、電圧差モニター３０が出力する制御信号３５（図３）に基づいて決定する。より詳細には、電圧差モニター３０が出力する制御信号３５に基づいて、１回の制御での電圧の変化量（電源電圧の制御速度）が、ＶＤＤ−ＶＴＨに比例した値となるように変化量を決定する。例えば、電源電圧ＶＤＤとしきい電圧ＶＴＨとの差が０．５Ｖであれば、１回の制御での電圧の変化量を５０ｍＶに設定し、電源電圧ＶＤＤとしきい電圧ＶＴＨとの差が０．６Ｖであれば、１回の制御での電圧の変化量を６０ｍＶに設定する。

図５は、電源電圧供給回路５０の回路構成を示している。電源電圧供給回路５０は、リファレンス電圧生成回路５１、オペアンプ５３、及び、ＮＭＯＳＦＥＴ５４を有する。リファレンス電圧生成回路５１は、リファレンス電圧ＶＲＥＦを出力する。オペアンプ５３の非反転入力端子には、リファレンス電圧生成回路５１が出力する電圧ＶＲＥＦが入力され、ＮＭＯＳＦＥＴ５４から出力される電源電圧供給回路５０の出力電圧ＶＤＤが、ＶＤＤ＝ＶＲＥＦに制御される。リファレンス電圧生成回路５１が出力する電圧ＶＲＥＦは、制御回路４０からの制御信号に基づいて制御され、リファレンス電圧ＶＲＥＦが変化することで、電源電圧供給回路５０の出力電圧ＶＤＤが変化する。

図６に、リファレンス電圧生成回路５１の回路構成例を示す。リファレンス電圧生成回路５１は、直列に接続されたＳ個の抵抗５１０−１、５１０−２、・・・、５１０−Ｓと、各抵抗間のノードと出力との間に挿入されたＳ−１個のスイッチＳＷ（ＳＷ１〜ＳＷ（Ｓ−１））とを有する。Ｓ−１個のスイッチＳＷは、制御回路４０からの制御信号に基づいて、何れか一のみがオンに制御され、オンとなったスイッチに対応するノードの電圧が、リファレンス電圧ＶＲＥＦとして出力される構成である。

本実施形態では、電圧差モニター３０で電源電圧としきい電圧との差をモニターし、そのモニター値によって、ターゲット回路６０の電源電圧の電圧を増加又は低下させる際の電圧の変化量を決定する。ターゲット回路６０では、電源電圧ＶＤＤとしきい電圧ＶＨとの差が大きいほど、電源電圧の変化に対する動作速度の変化が小さく、電源電圧ＶＤＤとしきい電圧ＶＨとの差が小さいときには、電源電圧の変化に対する動作速度の変化が大きい。制御回路４０により、電源電圧ＶＤＤとしきい電圧ＶＴＨとの差が大きいほど、電源電圧の変化レートを大きくすることで、電源制御の精度を落とすことなく、ターゲット回路６０の電源電圧を、要求される動作速度に対して適切な電圧に制御する際に要する時間を短縮することができる。また、本実施形態では、電源電圧の変化レートを、電源電圧ＶＤＤとしきい電圧ＶＴＨとの差に比例させることで、時間あたりの動作周波数変化率を一定に保つことができ、電源電圧の値に関わらず、電圧制御の精度を所望の値に保つことができる。

なお、上記では、リファレンス電圧生成回路５１として、図６に示す構成の回路を用いたが、これには限定されない。図７に、リファレンス電圧生成回路の別の構成例を示す。この例では、リファレンス電圧生成回路５１ａは、電流源５５と、可変抵抗５６とを用いて構成される。電流源５５の電流値をＩＲＥＦ、可変抵抗５６の抵抗値をＲとし、電流を流す電流源５５と可変抵抗５６との接続ノードを出力ＶＲＥＦとすると、ＶＲＥＦは、ＶＲＥＦ＝ＩＲＥＦ×Ｒとなる。この構成では、制御回路４０によって、可変抵抗５６の抵抗値Ｒを変化させることにより、リファレンス電圧生成回路５１ａの出力電圧ＶＲＥＦが変化する。

本実施形態では、電源電圧供給回路５０として、図５に示すようなシリーズレギュレータを用いる例について説明したが、電源電圧供給回路５０は、出力電圧の変化速度を制御可能であればよく、上記で説明した構成には限定されない。例えば、電源電圧供給回路を、クロック信号のデューティー比に応じて出力電圧が制御される構成とし、制御回路４０によってクロック信号デューティー比を制御し、電源電圧供給回路５０が出力する電源電圧を制御する構成としてもよい。

上記では、しきい電圧生成回路３１として、図４に示す構成のしきい電圧生成回路３１を用いて説明したが、しきい電圧生成回路の構成は、図４に示す回路構成には限定されない。図８は、しきい電圧生成回路の別の構成例を示している。この例では、しきい電圧生成回路３１ａは、ＭＯＳＦＥＴを２つ縦積みしたしきい電圧生成部３１１Ｂを用いている。ターゲット回路６０のクリティカルパスが、例えば、ＮＡＮＤなどのＭＯＳＦＥＴを縦積みにした論理ゲートで律速されているときには、図８に示す構成のしきい電圧生成回路３１ａを用いて、このしきい電圧生成回路３１ａが出力するしきい電圧を用いて、ターゲット回路６０の電源電圧を制御すればよい。

しきい電圧生成回路の更に別の構成例を、図９に示す。この例では、しきい電圧生成回路３１ｂは、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを有するしきい電圧生成部３１１Ｃを用いている。ターゲット回路６０のクリティカルパスが、ＮＭＯＳＦＥＴだけでなく、ＰＭＯＳＦＥＴのしきい電圧によっても律速される場合には、図９に示す構成のしきい電圧生成回路３１ｂを用いて、このしきい電圧生成回路３１ｂが生成するしきい電圧を用いて、ターゲット回路６０の電源電圧を制御すればよい。このように、しきい電圧発生部の構成を、クリティカルパスを律速する素子に応じた構成とすることで、電源電圧の制御精度を高めることができる。

また、上記では、電圧差モニター３０にて、クリティカルパスを律速する素子の電圧と、ターゲット回路６０の電源電圧との差をモニターしたが、電源電圧と比較する電圧（特定の基準電圧）は、クリティカルパスを律速する素子の電圧以外の電圧を採用することもできる。例えば、ターゲット回路６０について、動作電源範囲内での動作速度の電源電圧依存特性を求め、その電源電圧依存特性から、動作速度が０となる電源電圧（例えば電源電圧を横軸として、電源電圧依存特性のグラフを電圧が低くなる方向に延長した際の横軸を横切るときの電源電圧の値）を求め、その電圧を特定の基準電圧として、電圧差モニター３０にて、特定の基準電圧と電源電圧との差をモニターする構成とすることもできる。

図１０は、本発明の第２実施形態の半導体集積回路装置の構成を示している。本実施形態の半導体集積回路装置１０ａは、第１実施形態の半導体集積回路装置１０から電圧差モニター３０を省いた構成である。電源電圧供給回路５０ａは、基本構成は図５に示す電源電圧供給回路５０の構成と同様であり、図５におけるリファレンス電圧生成回路５１部分の構成が、第１実施形態における電源電圧供給回路５０と相違する。基準速度モニター２０及びターゲット回路６０については、第１実施形態と同様である。

図１１は、電源電圧供給回路５０ａにおけるリファレンス電圧生成回路の構成を示している。リファレンス電圧生成回路５１ｂは、しきい電圧生成部９１Ａ、９１Ｂ、固定抵抗９２、オペアンプ９３、カレントミラー９４、及び、可変抵抗９５を有する。なお、回路のしきい電圧ＶＴＨの定義は、第１実施形態におけるしきい電圧の定義と同じであり、しきい電圧生成部９１Ａ、９１Ｂの構成も、第１実施形態で示したもの、例えば図４に示す構成や、図８に示す構成と同じ構成である。

リファレンス電圧生成回路５１ｂでは、オペアンプ９３とカレントミラー９４内のＰＭＯＳＦＥＴとによりフィードバックによって、ノード９８の電位は、オペアンプ９３の反転入力端子に入力される電位ＶＭＡＸに保たれる。従って、固定抵抗９２（Ｒ１）を流れる電流は、（ＶＭＡＸ−ＶＴＨ）／Ｒ１となる。このとき、可変抵抗９５を流れる電流は、固定抵抗９２を流れる電流に等しく、（ＶＭＡＸ−ＶＴＨ）／Ｒ１である。可変抵抗９５の抵抗値Ｒ２とすると、可変抵抗９５とカレントミラー９４の接続ノードの電圧から出力されるリファレンス電圧ＶＲＥＦは、

と表すことができる。ただし、０＜Ｒ２≦Ｒ１である。式５より、抵抗値Ｒ２の値が大きいときほど、ＶＲＥＦの値は大きくなり、ターゲット回路６０の電源電圧が大きくなる。また、Ｒ２＝Ｒ１のとき、ＶＲＥＦは最大値ＶＭＡＸを取る。

上記式５を変形すると、

となる。式６から、可変抵抗９５の抵抗値Ｒ２を変化させる際に、現在のＲ２の比例するように、Ｒ２の値を変化させることにより、式３に示されるように、電源電圧にかかわらず、動作速度変化率を一定に保ちながら電源電圧を変化させることができることがわかる。

制御回路４０における電源電圧制御の方向の決定は、第１実施形態と同様である。すなわち、フリップフロップ２３０（図２）から出力された信号が、１クロック周期でノード２３Ａに到達していなければ、電源電圧を上げると決定し、フリップフロップ２３０から出力された信号が、ノード２３Ａとノード２３Ｂとに到達していれば、電源電圧を下げると決定する。また、フリップフロップ２３０から出力された信号が、ノード２３Ａには到達し、かつ、ノード２３Ｂには到達していなければ、電源電圧を維持すると決定する。

制御回路４０は、電源電圧を増加又は減少させる際には、リファレンス電圧生成回路５１ｂ（図１１）の可変抵抗９５の抵抗値Ｒ２の値を変化させて、電源電圧を増加又は減少させる。その際、制御回路４０は、可変抵抗９５の抵抗値Ｒ２を、変化前の抵抗値Ｒ２の値に応じた変化量で変化するように決定する。具体的に、ｔ回目の制御における抵抗値Ｒ２（ｔ）は、可変抵抗９５の抵抗値Ｒ２の最大値をＲ１とし、Ｒ２＝Ｒ１における抵抗値Ｒ２の変化幅をΔＲとしたとき、

となるように決定する。このように制御することで、抵抗値Ｒ２の値が大きい、つまりはターゲット回路６０の動作速度が速いときほど、電圧変化速度を速くすることができる。また、動作速度変化率を一定に保ったまま、電源電圧を変化させることができる。

本実施形態では、動作速度が大きく、電源電圧の変化に対する動作速度の変化が大きいときには、制御回路４０により、可変抵抗９５の抵抗値Ｒ２の変化を大きくして、電源電圧変化速度を大きくし、動作速度が小さく、電源電圧の変化にする動作速度の変化が小さいときには、電源電圧変化速度を小さくする。このようにすることで、電源電圧の精度を落とすことなく、ターゲット回路６０の電源電圧が所望の電圧に到達するまでに要する時間を短縮することができる。また、可変抵抗９５の抵抗値Ｒ２を、変化前の抵抗値に比例して変化させることで、単位時間当たりの動作周波数変化率を一定に保つことができ、電源電圧に関わらず電圧制御の精度を所望の値に保つことができる。

図１２は、本発明の第３実施形態の半導体集積回路装置の構成を示している。本実施形態の半導体集積回路装置１０ｂは、図１における電圧差モニター３０を、遅延比モニター８０で置き換えた構成である。第１実施形態では、電圧差モニター３０を用いて電源電圧の制御速度を決定したが、本実施形態では、遅延比モニター８０を用いて、電源電圧の制御速度を決定する。基準速度モニター２０、制御回路４０、電源電圧供給回路５０、及び、ターゲット回路６０については、第１実施形態と同様である。

図１３に、遅延比モニター８０の回路構成を示す。遅延比モニター８０は、データ出力用のフリップフロップ８００と、直列に接続されたＮ個の遅延素子８０１−１〜８０１−Ｎと、遅延素子間のノードで信号をラッチするＮ個のフリップフロップ８０２−１〜８０２−Ｎとを有する。各遅延素子８０１には、ターゲット回路６０に供給される電源電圧と等しい電源電圧が供給されており、ターゲット回路６０に供給される電圧に応じた遅延時間で信号を遅延する。Ｎ個の遅延素子８０１の合計の遅延時間は、ターゲット回路６０におけるクリティカルパスの遅延時間と等しくなるように設定されている。各遅延素子８０１の遅延時間は、相互に等しく、クリティカルパスの遅延時間の１／Ｎである。

Ｎ個のフリップフロップ８０２−１〜８０２−Ｎは、それぞれ、ターゲット回路６０に要求される最高動作周波数ｆＭＡＸと同じ周期のクロック信号に基づいて、各遅延素子８０１−１〜８０１−Ｎの出力をラッチする。遅延比モニター８０は、あるクロックにてフリップフロップ８００からパルス信号（データ）を出力し、次のクロックにて、フリップフロップ８０２−１〜８０２−Ｎにより、遅延素子８０１−１〜８０１−Ｎのデータを取り込む。フリップフロップ８０２−１〜８０２−Ｎに取り込まれたデータ（電位）は、モニター結果として、制御回路４０に送られる。

ターゲット回路６０に供給される電源電圧が高く、ターゲット回路６０が、要求される最高動作周波数以上の動作速度で動作しているとき、つまりは、クリティカルパスの遅延時間がターゲット回路６０に要求される最高動作周波数に相当する時間以内となっているときには、フリップフロップ８００から出力されたデータは、最終段のフリップフロップ８０２−Ｎにまで到達する。一方、ターゲット回路６０におけるクリティカルパスの遅延時間が、ターゲット回路６０に要求される最高動作周波数に相当する時間よりも長いときには、フリップフロップ８００から出力されたデータは、最終段のフリップフロップ８０２−Ｎまで到達せず、途中のフリップフロップにまでしか到達しない。

ここで、Ｎ個のフリップフロップ８０２−１〜８０２−Ｎのうちで、フリップフロップ８００が出力したデータをラッチできたフリップフロップの個数をＫ個とする。フリップフロップ８００から出力されたデータは、ターゲット回路６０の動作速度が速いほど、後段の遅延素子８０１にまで到達するので、Ｋの値は、ターゲット回路６０の動作速度に比例して大きくなる。各フリップフロップ８０２は、データ出力から最高動作周波数の１周期後のタイミングでデータをラッチしており、Ｋ／Ｎの値は、ターゲット回路６０における最高動作速度に対するターゲット回路６０の現在の動作速度の比を表している。

制御回路４０は、第１実施形態と同様に、基準速度モニター２０からのデータに基づいて、電源電圧を上げるか、下げるか、或いは、維持するかを決定する。制御回路４０は、電源電圧を上げる又は下げると決定したときには、その際の変化量を、遅延比モニター８０にて、フリップフロップ８００から出力されたデータを取り込むことができたフリップフロップ８０２の個数Ｋに応じて決定する。より詳細には、Ｎ個のフリップフロップ８０２のちで、データを取り込むことができたフリップフロップの個数Ｋに対して、電源電圧制御速度とＫとが比例するように、すなわち、電源電圧制御速度が、ターゲット回路６０における最高動作速度に対するターゲット回路６０の動作速度の比に比例するように、電源電圧制御速度を決定する。このとき、式３から、

となる。式７におけるｎは比例定数である。従って、式２、式３、式７より、時間当たりの動作周波数変化率は、

となり、要求される速度或いは電源電圧によらず一定となる。

本実施形態では、遅延比モニター８０にて、ターゲット回路６０における最高動作速度に対する動作速度の比をモニターし、そのモニター結果に応じて、ターゲット回路６０の動作速度が速く、電源変化に対する動作速度の変化が大きいときには、電源電圧の変化レートを大きくし、ターゲット回路６０の動作速度が遅く、電源変化に対する動作速度の変化が小さいときには、電源電圧の変化レートを小さくする。このようにすることで、電圧制御の精度を落とすことなく、電源電圧が所望の電圧に制御されるまでに要する時間を短縮することができる。また、電源電圧の変化レートを、遅延比モニター８０において、データが到達したフリップフロップの個数に比例して制御することで、時間あたりの動作周波数変化率を一定に保つことができ、電源電圧の値に関わらず、電圧制御の精度を所望の値に保つことができる。

なお、図１３では、遅延比モニター８０における各フリップフロップを、ターゲット回路６０に要求される最高動作周波数ｆＭＡＸと同じ周期のクロック信号で同期して駆動しているが、このクロック信号の周波数は任意の周波数でよい。ただし、周波数が小さすぎると電源電圧制御速度を制御する際の精度は低くなる。

図１４は、本発明の第４実施形態の半導体集積回路装置の構成を示している。本実施形態の半導体集積回路装置１０ｃは、図１２における基準速度モニター２０と遅延比モニター８０とを１つにまとめて、速度モニター７０に置き換えた構成である。本実施形態では、制御回路４０は、速度モニター７０でのモニター結果に基づいて、電源電圧の制御方向、及び、電源電圧制御速度を決定する。電源電圧供給回路５０及びターゲット回路６０については、第１実施形態と同様である。

図１５に、速度モニター７０の回路構成を示す。速度比モニター７０の回路構成自体は、図１３に示す遅延比モニター８０の回路構成と同様であり、速度比モニター７０は、データ出力用のフリップフロップ７００と、直列に接続されたＮ個の遅延素子７０１−１〜７０１−Ｎと、遅延素子間のノードで信号をラッチするＮ個のフリップフロップ７０２−１〜７０２−Ｎとを有する。各遅延素子７０１には、ターゲット回路６０に供給される電源電圧と等しい電源電圧が供給されており、ターゲット回路６０に供給される電圧に応じた遅延時間で信号を遅延する。各遅延素子７０１の遅延時間は、相互に等しい。

速度モニター７０では、Ｎ個の遅延素子７０１のうちの、Ｃ個（１≦Ｃ＜Ｎ）の合計の遅延時間が、ターゲット回路６０におけるクリティカルパスの遅延時間と等しくなるように設定されている。各フリップフロップ７０２は、ターゲット回路６０に要求される動作周波数ｆＣＬＫと同じ周期のクロック信号に同期して動作する。速度モニター７０は、あるクロックにてフリップフロップ７００からデータが出力し、その次のクロックにて、フリップフロップ７０２−１〜７０２−Ｎにより、遅延素子７０１−１〜７０１−Ｎの出力ノードのデータを取り込む。フリップフロップ７０２−１〜７０２−Ｎに取り込まれたデータは、モニター結果として、制御回路４０に送られる。

ここで、ターゲット回路６０の動作速度が、要求される動作速度よりも遅く、クリティカルパスの遅延時間が、要求される動作周波数ｆＣＬＫの１周期よりも長いときには、フリップフロップ７００から出力されたデータは、初段側から数えてＣ個目の遅延素子７０１の出力ノードにまで到達しない。また、動作速度が要求される動作速度に対して速いときには、フリップフロップ７００から出力されたデータは、初段から数えてＣ個目の遅延素子７０１よりも先の遅延素子７０１にまで到達する。従って、Ｃを基準として、データを取り込むことができたフリップフロップ７０２がＣ個よりも少ないか否か、或いは、Ｃ個よりも多すぎるか否かによって、ターゲット回路６０の動作速度が遅いか否か、及び、速すぎるか否かを判断できる。

制御回路４０は、Ｎ個のフリップフロップ７０２のうちで、データを取り込むことができたフリップフロップの個数ＤがＣよりも少ないときには、動作速度が不足しているとして、電源電圧を増加させると決定する。また、Ｍ（Ｍは正の整数、ただし、Ｃ＋Ｍ≦Ｎ）をマージンとして、データを取り込むことができたフリップフロップの個数ＤがＣ＋Ｍ以上であれば、動作速度が速すぎるとして、電源電圧を減少させると決定する。制御回路４０は、データを取り込むことができたフリップフロップ７０２の個数が、Ｃ個以上で、かつ、Ｃ＋Ｍ個未満のときには、ターゲット回路６０の電源電圧を、現在値に維持する。

制御回路４０は、電源電圧を増加又は減少させる際には、変化レートを、速度モニター７０からのモニター結果に基づいて決定し、要求される動作速度に対するターゲット回路６０の動作速度の誤差に応じて、誤差が大きいほど、変化レートを大きくする。より詳細には、制御回路４０は、電源電圧を増加させる際（Ｃ＞Ｄ）には、Ｃ−Ｄに比例した増加幅で、電源電圧を増加させる。また、電源電圧を減少させる際（Ｄ＞（Ｃ＋Ｍ））には、Ｄ−（Ｃ＋Ｍ）に比例した減少幅で、電源電圧を減少させる。

本実施形態では、速度モニター７０にて、ターゲット回路６０の動作速度が要求される動作速度に対して遅いか、又は、速すぎるかをモニターすると共に、どの程度遅いか、又は、速いかをモニターし、そのモニター結果に応じて、ターゲット回路６０の動作速度が速く、電源変化に対する動作速度の変化が大きいときには、電源電圧の変化レートを大きくし、ターゲット回路６０の動作速度が遅く、電源変化に対する動作速度の変化が小さいときには、電源電圧の変化レートを小さくする。このようにすることで、電圧制御の精度を落とすことなく、電源電圧が所望の電圧に制御されるまでに要する時間を短縮することができる。また、本実施形態では、速度モニターを１つしか必要としないため、面積オーバーヘッドを小さくすることができる。

上記各実施形態の半導体集積回路装置では、制御回路は、ターゲット回路における動作速度に応じた変化レート（又は変化量）で、ターゲット回路に供給する電源電圧を変化させる。一般に、半導体集積回路装置は、動作速度が速くなるほど、電源電圧の変化に対する動作速度の変化量が小さくなる傾向にある。このため、制御回路により、半導体集積回路装置の動作速度に応じて、動作速度が速いときには大きな変化レートで電源電圧を増加又は減少させ、また、動作速度が遅いときには小さな変化レートで電源電圧を増加又は減少させることで、電源電圧制御の精度を落とすことなく、ターゲット回路の電源電圧を適切な電圧に制御する際の時間を短縮することができる。

以上、説明したように、本発明は以下の態様が採用可能である。
本発明の半導体集積回路装置では、前記制御回路は、前記電源電圧を増加又は減少させる際には、前記ターゲット回路に供給される電源電圧と、前記ターゲット回路に応じて決まる特定の基準電圧との差に応じた変化レートで、前記電源電圧を増加又は減少させる構成を採用できる。この場合、特定の基準電圧としては、前記ターゲット回路におけるクリティカルパス遅延を律速するＭＯＳトランジスタのしきい電圧、前記ターゲット回路のＭＯＳトランジスタに所定の電流を流すために必要なＭＯＳトランジスタのゲート−ソース間電圧、又は、前記ターゲット回路の所定の電源電圧範囲における動作速度の電源電圧依存性を外挿したときに動作速度が０となる電源電圧を採用できる。一般に、これら特定の基準電圧と、ターゲット回路の電源電圧との差は、半導体集積回路装置における動作速度に比例する関係にある。従って、この電圧差に応じた変化レートでターゲット回路に供給する電源電圧の変化させることで、動作速度に応じた変化レートでターゲット回路に供給する電源電圧を変化させることができる。

本発明の半導体集積回路装置では、前記制御回路は、前記ターゲット回路に供給される電源電圧と前記特定の基準電圧との電圧差が大きいほど、前記電源電圧を増加又は減少させる際の電源電圧の変化レートを大きくする構成を採用できる。動作速度を電圧差によって判断し、電圧差が大きいほど、電源電圧の変化レートを大きくすることで、電源電圧制御の精度を落とすことなく、ターゲット回路の電源電圧を適切な電圧に制御する際の時間を短縮することができる。

本発明の半導体集積回路装置では、前記制御回路は、前記電源電圧の変化レートが、前記電源電圧と前記特定の基準電圧との差に比例するように、前記電源電圧の変化レートを決定する構成を採用できる。この場合、ターゲット回路の単位時間当たりの動作速度変化率を一定に保ったまま、ターゲット回路の電源電圧を変化させることができる。

本発明の半導体集積回路装置では、前記ターゲット回路に供給される電源電圧と、前記特定の基準電圧との差を電圧差情報として出力する電圧差モニターを備えており、前記制御回路は、前記電源電圧を増加又は減少させる際には、前記電圧差情報に基づいて、前記電源電圧の変化レートを決定する構成を採用できる。

本発明の半導体集積回路装置では、前記電圧供給回路は、リファレンス電圧をＶ１、前記基準電圧よりも電圧が高い所定電圧をＶ２、前記特定の基準電圧をＶ３、固定抵抗の抵抗値をＲ１、可変抵抗の抵抗値をＲ２として、Ｖ１−Ｖ３＝（Ｒ２／Ｒ１）×（Ｖ２−Ｖ３）の関係を満たすリファレンス電圧Ｖ１に応じた電源電圧を前記ターゲット回路に供給し、前記制御回路は、前記電源電圧を増加又は減少させる際には、前記可変抵抗Ｒ２の値を増加又は減少させることで、前記電源電圧を変化させる構成を採用できる。

本発明の半導体集積回路装置では、前記制御回路は、前記可変抵抗の抵抗値Ｒ２を増加又は減少させる際には、変化前の前記可変抵抗の抵抗値Ｒ２に比例した変化量で、変化後の前記可変抵抗の抵抗値Ｒ２の値を決定する構成を採用することができる。可変抵抗の抵抗値Ｒ２の値をこのように決定することで、電源電圧と特定の基準電圧との電圧差に比例した変化レートで、ターゲット回路に供給する電源電圧を変化させることができる。

本発明の半導体集積回路装置では、前記制御回路は、前記電圧供給回路が供給する電源電圧を増加又は減少させる際には、前記ターゲット回路における信号伝送路の遅延時間に応じた変化レートで、前記電源電圧を増加又は減少させる構成を採用できる。一般に、ターゲット回路における信号伝送路の遅延時間は、ターゲット回路の動作速度を表している。従って、ターゲット回路における信号伝送路の遅延時間に応じた変化レートでターゲット回路に供給する電源電圧の変化させることと、動作速度に応じた変化レートでターゲット回路に供給する電源電圧を変化させることとは等価である。

本発明の半導体集積回路装置では、前記制御回路は、前記ターゲット回路における信号伝送路の遅延時間が短いほど、前記電源電圧を増加又は減少させる際の電源電圧の変化レートを大きくする構成を採用することができる。ターゲット回路における信号伝送路の遅延時間は、ターゲット回路の動作速度が遅いほど長くなり、動作速度が速いほど短くなる。ターゲット回路の動作速度を、信号伝送路の遅延時間によって判断し、遅延時間が短いほど、電源電圧の変化レートを大きくすることで、電源電圧制御の精度を落とすことなく、ターゲット回路の電源電圧を適切な電圧に制御する際の時間を短縮することができる。

本発明の半導体集積回路装置は、前記ターゲット回路における信号伝送路の遅延時間をモニターし、該信号伝送路の遅延時間に応じた遅延時間情報を出力する遅延モニターを備えており、前記制御回路は、前記遅延時間情報に基づいて、前記電源電圧の変化レートを決定する構成を採用できる。例えば、遅延モニターに、ターゲット回路と同じ電源電圧で動作し、ターゲット回路におけるクリティカルパスと同じ遅延量を持つレプリカを用意して、そのレプリカの遅延時間を測定する。このようなレプリカを用いて測定した遅延時間に応じた変化レートで、ターゲット回路に供給する電源電圧を変化させることで、動作速度に応じた変化レートで、ターゲット回路に供給する電源電圧を変化させることができる。

本発明の半導体集積回路装置では、前記遅延モニターは、全体で前記ターゲット回路におけるクリティカルパスの遅延時間に相当する遅延時間を有する直列に接続されたＮ個（Ｎは２以上の整数）の遅延素子と、各遅延素子の出力ノードでデータをラッチするＮ個のフリップフロップとを備え、前記Ｎ個の遅延素子のうちの初段にデータを入力してから、前記ターゲット回路に要求される前記クリティカルパスの最短遅延時間に相当する時間後に、各フリップフロップにてデータラッチを行い、各フリップフロップがラッチしたデータを、前記遅延情報として出力する構成を採用できる。初段の遅延素子に入力されたデータが、ターゲット回路に要求されるクリティカルパスの最短遅延時間の期間に到達するノードの数は、ターゲット回路の動作速度に応じて変化する。従って、Ｎ個のフリップフロップのうちで、データをラッチできたフリップフロップが何個あるかを調べることで、ターゲット回路における信号伝送路の遅延時間を判断できる。

本発明の半導体集積回路装置では、前記制御回路は、前記Ｎ個のフリップフロップのうちで、前記初段の遅延素子に入力されたデータを正しくラッチできたフリップフロップの個数に応じて、前記電源電圧の変化レートを決定する構成を採用できる。Ｎ個のフリップフロップのうちで、データをラッチできたフリップフロップの個数をＫ個とすれば、Ｋ／Ｎは、現在のクリティカルパスの遅延時間と、要求されるクリティカルパスの最短遅延時間との比を意味する。この比が１に近いほど、すなわちＫの値がＮに近いほど、ターゲット回路の動作速度が速いことを意味することになるので、Ｋの値に応じた変化レートでターゲット回路に供給する電源電圧を変化させることで、動作速度に応じた変化レートで、ターゲット回路に供給する電源電圧を変化させることができる。

本発明の半導体集積回路装置では、前記制御回路は、前記電源電圧の変化レートが、前記データを正しくラッチできたフリップフロップの個数に比例するように、前記電源電圧の変化レートを決定する構成を採用することができる。この場合、ターゲット回路の単位時間当たりの動作速度変化率を一定に保ったまま、ターゲット回路に供給する電源電圧を変化させることができる。

本発明の半導体集積回路装置では、前記ターゲット回路に要求される基準速度と、前記ターゲット回路の動作速度との関係をモニターする基準速度モニター回路を更に有し、前記制御回路は、前記基準速度モニター回路におけるモニター結果に基づいて、前記ターゲット回路の動作速度が、前記基準速度よりも速く、かつ、前記基準速度よりも所定の値以上速くならないように、前記電源電圧を制御する構成を採用できる。この場合、前記制御回路は、前記ターゲット回路の動作速度が前記基準速度よりも遅いときは、前記電源電圧を上げると決定し、前記動作速度が前記基準速度よりも所定の値以上速いときは、前記電源電圧を下げると決定し、前記動作速度が、前記基準速度以上で、かつ、該基準速度よりも所定の値速い速度未満のときには、前記電源電圧を維持すると決定する構成を採用することができる。ターゲット回路の動作速度が要求される基準速度よりも遅いときには、ターゲット回路に供給する電源電圧を増加させることで、ターゲット回路の動作速度を速めることができる。逆に、ターゲット回路の動作速度が、要求される動作速度に対して速すぎるときには、ターゲット回路に供給する電源電圧を減少させることで、動作速度が必要以上に速くならないようにすることができる。

本発明の半導体集積回路装置では、前記基準速度モニター回路は、前記ターゲット回路におけるクリティカルパスの遅延時間と同等の信号遅延時間で信号を伝達するレプリカと、前記レプリカと直列に接続された遅延回路と、前記レプリカと前記遅延回路との接続ノードでデータをラッチする第１のフリップフロップと、前記遅延回路の出力ノードでデータをラッチする第２のフリップフロップとを備え、前記レプリカにデータを出力してから、前記基準速度に相当する時間後に、前記第１及び第２のフリップフロップにてデータをラッチし、該第１及び第２のフリップフロップがラッチしたデータを、前記基準速度と動作速度とのモニター結果として出力する構成を採用できる。この場合、前記制御回路は、前記第１のフリップフロップがラッチしたデータと前記レプリカに出力されたデータとが一致しないときには、前記電源電圧を増加させると決定し、前記第１のフリップフロップがラッチしたデータと前記レプリカに出力されたデータとが一致し、かつ、前記第２のフリップフロップがラッチしたデータと前記レプリカに出力されたデータとが一致しないときには、前記電源電圧を維持すると決定し、前記第１及び第２のフリップフロップがラッチしたデータと前記レプリカに出力されたデータとがそれぞれ一致するときには、前記電源電圧を減少させると決定する構成を採用することができる。

本発明の半導体集積回路装置では、前記制御回路は、前記ターゲット回路に要求される基準動作速度と、前記ターゲット回路の動作速度との差に応じて、前記電圧供給回路が供給する電源電圧を増加又は減少させる際の前記電源電圧の変化レートを決定する構成を採用できる。ターゲット回路の動作速度と、要求される基準動作速度との差が大きいときには、ターゲット回路に供給されている電源電圧と、適切な電源電圧との差が大きいので、電圧制御の精度は低くても良い。一方、ターゲット回路の動作速度と、要求される基準動作速度との差が小さいときには、ターゲット回路に供給されている電源電圧と、適切な電源電圧との差が小さいので、電圧制御の精度を高めにする必要がある。ターゲット回路の動作速度と、要求される基準動作速度との差、又は、比に応じて、ターゲット回路の動作速度と要求される基準動作速度との開きが大きいほど、すなわち、差であれば差が大きいほど、比であれば１から離れるほど、電源電圧の変化レートを大きくすることで、電源電圧が適正な電圧に制御されるまでに要する時間を短縮しつつ、適正電圧付近での電圧制御の精度を高めることができる。

本発明の半導体集積回路装置は、前記ターゲット回路における信号伝送路の遅延時間をモニターし、該信号伝送路の遅延時間に応じた速度情報を出力する速度モニターを備えており、前記制御回路は、前記速度情報に基づいて、前記電源電圧の変化レートを決定する構成を採用することができる。

本発明の半導体集積回路装置では、前記速度モニターは、直列に接続されたＮ個（Ｎは２以上の整数）の遅延素子であって、前記Ｎ個の遅延素子のうちのＣ個（Ｃ＜Ｎ）の遅延素子の遅延時間が、前記ターゲット回路におけるクリティカルパスの遅延時間と同等な遅延時間に設定された遅延素子と、各遅延素子の出力ノードでデータをラッチするＮ個のフリップフロップとを備え、前記Ｎ個の遅延素子のうちの初段にデータを入力してから、前記ターゲット回路に要求される動作速度に相当する時間後に、各フリップフロップにてデータラッチを行い、各フリップフロップがラッチしたデータを、前記速度情報として出力する構成を採用できる。ターゲット回路の動作速度が、要求される動作速度よりも遅いときには、Ｎ個のフリップフロップのうちで、データをラッチできるフリップフロップの個数はＣ個よりも少なくなる。この場合には、基準動作速度とのずれ量に応じた変化レートで、電源電圧を増加させることで、動作速度を速くすることができる。逆に、ターゲット回路の動作速度が、要求される基準動作速度に比べて速いときには、データをラッチできるフリップフロップの個数はＣ個よりも多くなる。この場合、データをラッチできたフリップフロップの個数がＣ個に比べて多すぎるときには、基準動作速度とのずれ量に応じた変化レートで、電源電圧を減少させることで、動作速度が必要以上に速くならないようにすることができる。

本発明の半導体集積回路装置では、前記制御回路は、前記Ｎ個のフリップフロップのうちで、前記初段の遅延素子に出力されたデータをラッチできたフリップフロップの個数をＤ個としたとき、Ｄ＜Ｃのときには、Ｃ−Ｄに応じた変化レートで、前記電源電圧を増加させる構成を採用できる。本発明の半導体集積回路装置では、前記制御回路は、前記Ｎ個のフリップフロップのうちで、前記初段の遅延素子に出力されたデータをラッチできたフリップフロップの個数をＤ個としたとき、Ｍを所定の正の整数として、Ｃ＜Ｄ＜Ｃ＋Ｍのときは、前記電源電圧を維持する構成を採用できる。本発明の半導体集積回路装置では、前記制御回路は、前記Ｎ個のフリップフロップのうちで、前記初段の遅延素子に出力されたデータをラッチできたフリップフロップの個数をＤ個としたとき、Ｍを所定の正の整数として、Ｄ＞Ｃ＋Ｍのときには、Ｄ−（Ｃ＋Ｍ）に応じた変化レートで、前記電源電圧を減少させる構成を採用できる。なお、このＭの値は、電源電圧制御のマージンに相当する。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体集積回路装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本出願は、２００７年２月１４日出願に係る日本特許出願２００７−０３３４５０号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。

Claims (22)

1. 少なくとも電源電圧が可変であるターゲット回路（６０）と、
   前記ターゲット回路に電源電圧を供給する電圧供給回路（５０）と、
   前記電圧供給回路が供給する電源電圧を制御する制御回路（４０）とを備え、
   前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、
   前記制御回路（４０）は、前記電源電圧を増加又は減少させる際には、前記ターゲット回路（６０）に供給される電源電圧と、前記ターゲット回路に応じて決まる特定の基準電圧との差に応じた変化レートで、前記電源電圧を増加又は減少させることを特徴とする半導体集積回路装置。
2. 前記特定の基準電圧が、前記ターゲット回路（６０）におけるクリティカルパス遅延を律速するＭＯＳトランジスタのしきい電圧である、請求項１に記載の半導体集積回路装置。
3. 前記特定の基準電圧が、前記ターゲット回路（６０）のＭＯＳトランジスタに所定の電流を流すために必要なＭＯＳトランジスタ（３１１Ａ）のゲート−ソース間電圧である、請求項１に記載の半導体集積回路装置。
4. 前記特定の基準電圧が、前記ターゲット回路（６０）の所定の電源電圧範囲における動作速度の電源電圧依存性を外挿したときに動作速度が０となる電源電圧である、請求項１に記載の半導体集積回路装置。
5. 前記制御回路（４０）は、前記ターゲット回路（６０）に供給される電源電圧と前記特定の基準電圧との電圧差が大きいほど、前記電源電圧を増加又は減少させる際の電源電圧の変化レートを大きくする、請求項１〜４の何れか一に記載の半導体集積回路装置。
6. 前記制御回路（４０）は、前記電源電圧の変化レートが、前記電源電圧と前記特定の基準電圧との差に比例するように、前記電源電圧の変化レートを決定する、請求項１〜５の何れか一に記載の半導体集積回路装置。
7. 前記ターゲット回路（６０）に供給される電源電圧と、前記特定の基準電圧との差を電圧差情報として出力する電圧差モニター（３０）を備えており、前記制御回路（４０）は、前記電源電圧を増加又は減少させる際には、前記電圧差情報に基づいて、前記電源電圧の変化レートを決定する、請求項１〜６の何れか一に記載の半導体集積回路装置。
8. 前記電圧供給回路（５０）は、リファレンス電圧をＶ１、前記基準電圧よりも電圧が高い所定電圧をＶ２、前記特定の基準電圧をＶ３、固定抵抗の抵抗値をＲ１、可変抵抗の抵抗値をＲ２として、Ｖ１−Ｖ３＝（Ｒ２／Ｒ１）×（Ｖ２−Ｖ３）の関係を満たすリファレンス電圧Ｖ１に応じた電源電圧を前記ターゲット回路（６０）に供給し、前記制御回路（４０）は、前記電源電圧を増加又は減少させる際には、前記可変抵抗Ｒ２の値を増加又は減少させることで、前記電源電圧を変化させる、請求項１〜６の何れか一に記載の半導体集積回路装置。
9. 前記制御回路（４０）は、前記可変抵抗の抵抗値Ｒ２を増加又は減少させる際には、変化前の前記可変抵抗の抵抗値Ｒ２に比例した変化レートで、変化後の前記可変抵抗の抵抗値Ｒ２の値を決定する、請求項８に記載の半導体集積回路装置。
10. 前記ターゲット回路（６０）に要求される基準速度と、前記ターゲット回路の動作速度との関係をモニターする基準速度モニター回路（７０）を更に有し、前記制御回路（４０）は、前記基準速度モニター回路におけるモニター結果に基づいて、前記ターゲット回路の動作速度が、前記基準速度よりも速く、かつ、前記基準速度よりも所定の値以上速くならないように、前記電源電圧を制御する、請求項１〜９の何れか一に記載の半導体集積回路装置。
11. 前記制御回路（４０）は、前記ターゲット回路（６０）の動作速度が前記基準速度よりも遅いときは、前記電源電圧を上げると決定し、前記動作速度が前記基準速度よりも所定の値以上速いときは、前記電源電圧を下げると決定し、前記動作速度が、前記基準速度以上で、かつ、該基準速度よりも所定の値速い速度未満のときには、前記電源電圧を維持すると決定する、請求項１０に記載の半導体集積回路装置。
12. 前記基準速度モニター回路（７０）は、前記ターゲット回路（６０）におけるクリティカルパスの遅延時間と同等の信号遅延時間で信号を伝達するレプリカ（２１）と、前記レプリカと直列に接続された遅延回路（２２）と、前記レプリカと前記遅延回路との接続ノードでデータをラッチする第１のフリップフロップ（２３１）と、前記遅延回路の出力ノードでデータをラッチする第２のフリップフロップ（２３２）とを備え、前記レプリカにデータを出力してから、前記基準速度に相当する時間後に、前記第１及び第２のフリップフロップにてデータをラッチし、該第１及び第２のフリップフロップがラッチしたデータを、前記基準速度と動作速度とのモニター結果として出力する、請求項１０又は１１に記載の半導体集積回路装置。
13. 前記制御回路（４０）は、前記第１のフリップフロップ（２３１）がラッチしたデータと前記レプリカ（２１）に出力されたデータとが一致しないときには、前記電源電圧を増加させると決定し、前記第１のフリップフロップがラッチしたデータと前記レプリカに出力されたデータとが一致し、かつ、前記第２のフリップフロップ（２３２）がラッチしたデータと前記レプリカに出力されたデータとが一致しないときには、前記電源電圧を維持すると決定し、前記第１及び第２のフリップフロップがラッチしたデータと前記レプリカに出力されたデータとがそれぞれ一致するときには、前記電源電圧を減少させると決定する、請求項１２に記載の半導体集積回路装置。
14. 少なくとも電源電圧が可変であるターゲット回路（６０）と、
    前記ターゲット回路に電源電圧を供給する電圧供給回路（５０）と、
    前記電圧供給回路が供給する電源電圧を制御する制御回路（４０）とを備え、
    前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、
    前記制御回路（４０）は、前記電圧供給回路（５０）が供給する電源電圧を増加又は減少させる際には、前記ターゲット回路（６０）における信号伝送路の遅延時間に応じた変化レートで、前記電源電圧を増加又は減少させ、
    前記制御回路（４０）は、前記ターゲット回路（６０）における信号伝送路の遅延時間が短いほど、前記電源電圧を増加又は減少させる際の電源電圧の変化レートを大きくする、ことを特徴とする半導体集積回路装置。
15. 前記ターゲット回路（６０）における信号伝送路の遅延時間をモニターし、該信号伝送路の遅延時間に応じた遅延時間情報を出力する遅延モニター（８０）を備えており、前記制御回路（４０）は、前記遅延時間情報に基づいて、前記電源電圧の変化レートを決定する、請求項１４に記載の半導体集積回路装置。
16. 少なくとも電源電圧が可変であるターゲット回路（６０）と、
    前記ターゲット回路に電源電圧を供給する電圧供給回路（５０）と、
    前記電圧供給回路が供給する電源電圧を制御する制御回路（４０）とを備え、
    前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、
    前記制御回路（４０）は、前記電圧供給回路（５０）が供給する電源電圧を増加又は減少させる際には、前記ターゲット回路（６０）における信号伝送路の遅延時間に応じた変化レートで、前記電源電圧を増加又は減少させ、
    前記ターゲット回路（６０）における信号伝送路の遅延時間をモニターし、該信号伝送路の遅延時間に応じた遅延時間情報を出力する遅延モニター（８０）をさらに備えており、前記制御回路（４０）は、前記遅延時間情報に基づいて、前記電源電圧の変化レートを決定し、
    前記遅延モニター（８０）は、全体で前記ターゲット回路（６０）におけるクリティカルパスの遅延時間に相当する遅延時間を有する直列に接続されたＮ個（Ｎは２以上の整数）の遅延素子（８０１）と、各遅延素子の出力ノードでデータをラッチするＮ個のフリップフロップ（８０２）とを備え、前記Ｎ個の遅延素子のうちの初段にデータを入力してから、前記ターゲット回路に要求される前記クリティカルパスの最短遅延時間に相当する時間後に、各フリップフロップにてデータラッチを行い、各フリップフロップがラッチしたデータを、前記遅延時間情報として出力することを特徴とする半導体集積回路装置。
17. 前記制御回路（４０）は、前記Ｎ個のフリップフロップ（８０２）のうちで、前記遅延素子の内で初段の遅延素子（８０１−１）に入力されたデータを正しくラッチできたフリップフロップの個数に応じて、前記電源電圧の変化レートを決定する、請求項１６に記載の半導体集積回路装置。
18. 前記制御回路（４０）は、前記電源電圧の変化レートが、前記データを正しくラッチできたフリップフロップ（８０２）の個数に比例するように、前記電源電圧の変化レートを決定する、請求項１７に記載の半導体集積回路装置。
19. 少なくとも電源電圧が可変であるターゲット回路（６０）と、
    前記ターゲット回路に電源電圧を供給する電圧供給回路（５０）と、
    前記電圧供給回路が供給する電源電圧を制御する制御回路（４０）とを備え、
    前記制御回路は、前記ターゲット回路における動作速度の遅延時間に応じた変化レートで、前記電圧供給回路が前記ターゲット回路に供給する前記電源電圧を増加又は減少させ、
    前記制御回路（４０）は、前記ターゲット回路（６０）に要求される基準動作速度と、前記ターゲット回路の動作速度との差に応じて、前記電圧供給回路（５０）が供給する電源電圧を増加又は減少させる際の前記電源電圧の変化レートを決定し、
    前記ターゲット回路（６０）における信号伝送路の遅延時間をモニターし、該信号伝送路の遅延時間に応じた速度情報を出力する速度モニター（７０）をさらに備えており、前記制御回路（４０）は、前記速度情報に基づいて、前記電源電圧の変化レートを決定し、
    前記速度モニター（７０）は、直列に接続されたＮ個（Ｎは２以上の整数）の遅延素子であって、前記Ｎ個の遅延素子のうちのＣ個（Ｃ＜Ｎ）の遅延素子の遅延時間が、前記ターゲット回路（６０）におけるクリティカルパスの遅延時間と同等な遅延時間に設定された遅延素子（７０１）と、各遅延素子の出力ノードでデータをラッチするＮ個のフリップフロップ（７０２）とを備え、前記Ｎ個の遅延素子のうちの初段の遅延素子（７０１−１）にデータを入力してから、前記ターゲット回路（６０）に要求される動作速度に相当する時間後に、各フリップフロップにてデータラッチを行い、各フリップフロップがラッチしたデータを、前記速度情報として出力することを特徴とする半導体集積回路装置。
20. 前記制御回路（４０）は、前記Ｎ個のフリップフロップ（７０２）のうちで、前記初段の遅延素子（７０１−１）に出力されたデータをラッチできたフリップフロップの個数をＤ個としたとき、Ｄ＜Ｃのときには、Ｃ−Ｄに応じた変化レートで、前記電源電圧を増加させる、請求項１９に記載の半導体集積回路装置。
21. 前記制御回路（４０）は、前記Ｎ個のフリップフロップ（７０２）のうちで、前記初段の遅延素子（７０１−１）に出力されたデータをラッチできたフリップフロップの個数をＤ個としたとき、Ｍを所定の正の整数として、Ｃ＜Ｄ＜Ｃ＋Ｍのときは、前記電源電圧を維持する、請求項１９に記載の半導体集積回路装置。
22. 前記制御回路（４０）は、前記Ｎ個のフリップフロップ（７０２）のうちで、前記初段の遅延素子（７０１−１）に出力されたデータをラッチできたフリップフロップの個数をＤ個としたとき、Ｍを所定の正の整数として、Ｄ＞Ｃ＋Ｍのときには、Ｄ−（Ｃ＋Ｍ）に応じた変化レートで、前記電源電圧を減少させる、請求項１９に記載の半導体集積回路装置。

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