JP2003005643A

JP2003005643A - 素数生成装置

Info

Publication number: JP2003005643A
Application number: JP2001186856A
Authority: JP
Inventors: Hiromi Nobukata; 浩美信方
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-20
Filing date: 2001-06-20
Publication date: 2003-01-08

Abstract

(57)【要約】【課題】高速に素数を生成し得る素数生成装置及び方法
を得る。【解決手段】素数候補を既知素数で除算し剰余の有無に
基づいて第１の素数判定を行うとともに、素数候補の更
新回数に基づいて素数候補が既知素数の倍数であるかを
判別することにより第２の素数判定を行い、第１及び第
２の素数判定によって素数の可能性があると判定された
とき、素数候補に対して第３の素数判定を行うようにし
たことにより、第１及び第３の素数判定の回数を削減
し、素数生成に要する時間を短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は素数生成装置及び方
法に関し、例えば情報の暗号化処理に用いる素数の生成
装置に適用して好適なものである。

【０００２】

【従来の技術】従来、インターネット上の各種通信等の
暗号化方式として、ＲＳＡ（Rivet,Shamir,Adelman）暗
号化が広く用いられている。

【０００３】かかるＲＳＡ暗号化においては、２つの異
なる素数ｐ及びｑを用いて平文の暗号化及び暗号の復号
化を行うようになされている。

【０００４】ＲＳＡ暗号においては、平文Ｍ及び公開鍵
ｅのデータ長を１０２４[bit] とすると、必要となる素
数ｐ及びｑのデータ長は５１２[bit] となる。また、暗
号文Ｃは次式（１）で求められる。

【０００５】

【数１】

【０００６】ここで、剰余数Ｎはｐ×ｑで求まる１０２
４[bit] の数である。そして、公開鍵ｅが次式（２）で
表わされるとき、暗号化の演算は以下のフローで行われ
る。

【０００７】

【数２】

【０００８】

【数３】

【０００９】この暗号化演算において、Ｎの剰余演算に
時間がかかる。この剰余演算の時間を短縮する方法とし
て、Montgomery法が一般的に用いられている。Montgome
ry法を用いた演算では、まず、Ｎ＜２¹⁰²⁴であるため、
Ｒ＝２¹⁰²⁴と置き、拡張Euclide の互助法を用いてＮ’
を求め、同時にＭ＊、ｘ＊を求めておく。

【００１０】

【数４】

【００１１】

【数５】

【００１２】

【数６】

【００１３】このとき、Montgomery法を用いた暗号化の
演算は、

【００１４】

【数７】

【００１５】ここで、Function:MonPro は以下のように
定義される。

【００１６】

【数８】

【００１７】ところでＲＳＡ暗号化においては、そのセ
キュリティを確保するため、素数ｐ及びｑを定期的に変
更する必要がある。

【００１８】一般に素数を生成する場合、図６に示す素
数生成処理のように、まず素数候補Ｐを乱数から生成し
（ステップＳＰ２１）、この素数候補に対してFermat T
est等の素数判定を行う（ステップＳＰ２２）。Fermat
Test は、Fermatの小定理（Ｐが素数のときａ^P-1 mod
Ｐ＝１、Ｐが非素数のときａ^P-1 mod Ｐ≠１）を利用し
たもので、素数候補Ｐに対して、次式（９）の演算を行
い、演算結果が「１」のとき、Ｐは素数であると判断す
る（ステップＳＰ２３）。そして、Fermat Test によっ
て素数候補Ｐが素数ではないと判定された場合、当該素
数候補Ｐに２を加え（ステップＳＰ２４）、再び素数判
定を行う。

【００１９】

【数９】

【００２０】ここで、例えばデータ長Ｌ＝１０２４[bi
t] のＲＳＡ暗号の場合、素数ｐ及びｑとして５１２[bi
t] の素数を２つ生成する必要がある。α＝３２[bit]
の乗算器を用い、Fermat Test によって５１２[bit] の
素数判定を行う場合、１つの素数候補の判定に要する演
算サイクル数は、

【００２１】

【数１０】

【００２２】となる。この乗算器を２４[MHz] のクロッ
クで動作させた場合、１個の素数候補の判定に７８６．
４[Kcycle]／２４[MHz] ＝３２．８[ms]要することにな
る。

【００２３】一方、素数定理により、ある数「ｎ」以下
の素数の個数は次式で表される。

【００２４】

【数１１】

【００２５】この式（１１）により、ある数「ｎ」付近
の素数の分布は次式で表される。

【００２６】

【数１２】

【００２７】例えば、２⁵¹² （すなわち５１２[bit] ）
付近の素数の分布は、

【００２８】

【数１３】

【００２９】となり、３５６個の候補に対して１個の素
数が存在する。この３５６個の候補のうちの半数は偶数
であるから、残り半分の奇数（１７８個）を素数候補と
して素数判定を行えば、素数に到達することができる。

【００３０】この、全１７８個の素数候補に対する素数
判定に要するサイクル数は７８６．４[Kcycle]×１７８
＝１３９．９８[Mcycle]、所要時間は３２．８[ms]×１
７８＝５．８４[s] となる。

【００３１】また、ＲＳＡ暗号には素数が２つ必要であ
るから、素数生成処理の所要総サイクル数は１３９．９
８[Mcycle]×２＝２７９．９６[Mcycle]、総所要時間は
５．８４[s] ×２＝１１．６８[s] となる。

【００３２】

【発明が解決しようとする課題】かかる素数生成処理の
総所要時間を短縮するために、素数候補を既知素数で除
算して割り切れた素数候補をふるい落とし、既知素数で
割り切れなかった素数候補についてだけ素数判定を行う
ようにすることが考えられる。

【００３３】例えば、既知素数として３から３１の１０
個の素数を用いた場合、各既知素数で割り切れる素数候
補の数は図７のようになる。そして、図８に示すフロー
チャートのように、素数候補を既知素数で除算（ステッ
プＳＰ３２）した後、その剰余が０であるかを判定し
（ステップＳＰ３３）、当該剰余が０でないとき（すな
わち既知素数で割り切れなかったとき）にのみ素数判定
を行う（ステップＳＰ３４）ようにすれば、素数判定の
回数を削減して素数生成処理全体の所要時間を短縮する
ことができる。

【００３４】なお図７においては、複数の既知素数で割
り切れる素数候補は、それぞれの既知素数の欄に重複し
てカウントされている。例えば、「１５」で割り切れる
素数候補は、既知素数「３」と、既知素数「５」の両方
の欄に重複してカウントされている。

【００３５】このような１０個の既知素数による除算に
よって、素数候補のうちの約６０％がふるい落とされ
る。これにより、素数判定を行うべき素数候補の数は１
７８×０．４≒７２個となる。

【００３６】ここで、除算を２の補数による加算で行う
ものとし、１[bit] の演算に２[cycle] を要する場合、
除数（既存素数）のビット数は６[bit] であるため、一
回の除算に要する演算サイクル数は２×（５１２−６）
＝１０１２[cycle] となり、全ての素数候補１７８個に
対して１０個の既知素数で除算を行う場合、これに要す
る演算サイクル数は１０１２[cycle] ×１７８×１０＝
１．８[Mcycle]となる。

【００３７】また、既知素数で割り切れなかった７２個
の素数候補に対するFermat Test の演算サイクル数は７
８６．４[Kcycle]×７２＝５６．６２[Mcycle]となる。

【００３８】これにより、５１２[bit] の素数を検出す
るまでのサイクル数は１．８[Mcycle]＋５６．６２[Mcy
cle]＝５８．４２[Mcycle]となり、２個の素数を検出す
るまでの総サイクル数は５８．４２[Mcycle]×２＝１１
６．８４[Mcycle]となる。

【００３９】全ての素数候補１７８個にFermat Test を
行った場合、２個の素数を検出するまでの総サイクル数
は２７９．９６[Mcycle]であるから、１０個の既知素数
を用いた除算によるふるい落としによって、所要サイク
ル数を１１６．８４[Mcycle]÷２７９．９６[Mcycle]＝
４１．２％に削減することができる。

【００４０】この場合、既知素数除算によるふるい落と
しに要する演算サイクル数は総サイクル数の３．１％に
相当するが、これは理想的な構成の装置を用いた場合で
あり、装置の構成によってはふるい落としに要する演算
サイクル数が増大し、結果的に素数生成時間が増大して
しまうという問題があった。

【００４１】また、必要とする素数のビット数が増大し
た場合、Fermat Test に要する所要サイクルはビット数
の３乗で増加するため（式（１０））、ふるい落としに
よる所要サイクル数削減効果が低減してしまうという問
題があった。

【００４２】本発明は以上の点を考慮してなされたもの
で、高速に素数を生成し得る素数生成装置及び方法を提
案しようとするものである。

【００４３】

【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、素数候補に対し素数判定を行
って素数を生成する素数生成装置において、素数候補を
生成する素数候補生成手段と、素数候補が素数ではない
と判明したとき、当該素数候補に所定値を加算して素数
候補を更新する素数候補更新手段と、素数候補を既知素
数で除算し、剰余の有無に基づいて素数判定を行う第１
の素数判定手段と、素数候補が既知素数で割り切れた場
合に動作を開始し、素数候補が更新された回数をカウン
トするカウンタと、当該カウンタのカウント値に基づい
て、素数候補が既知素数の倍数であるかを判別すること
により素数判定を行う第２の素数判定手段と、第１及び
第２の素数判定手段によって素数候補は素数の可能性が
あると判定されたとき、素数判定を行う第３の素数判定
手段とを設けた。

【００４４】また、第２の発明においては、素数候補に
対し素数判定を行って素数を生成する素数生成方法にお
いて、素数候補を生成する素数候補生成ステップと、素
数候補が素数ではないと判明したとき、当該素数候補に
所定値を加算して素数候補を更新する素数候補更新ステ
ップと、素数候補を既知素数で除算し、剰余の有無に基
づいて素数判定を行う第１の素数判定ステップと、素数
候補が既知素数で割り切れた場合に動作を開始し、素数
候補が更新された回数をカウントするカウンタのカウン
ト値に基づいて、素数候補が既知素数の倍数であるかを
判別することにより素数判定を行う第２の素数判定ステ
ップと、第１及び第２の素数判定ステップによって素数
候補は素数の可能性があると判定されたとき、素数判定
を行う第３の素数判定ステップとを設けた。

【００４５】素数候補を既知素数で除算し剰余の有無に
基づいて第１の素数判定を行うとともに、素数候補の更
新回数に基づいて素数候補が既知素数の倍数であるかを
判別することにより第２の素数判定を行い、第１及び第
２の素数判定によって素数の可能性があると判定された
とき、素数候補に対して第３の素数判定を行うようにし
たことにより、第１及び第３の素数判定の回数を削減
し、素数生成に要する時間を短縮することができる。

【００４６】

【発明の実施の形態】以下図面について、本発明の一実
施の形態を詳述する。

【００４７】（１）素数生成装置の構成と処理まず、素数生成装置の全体構成とその処理を、図１に示
す機能ブロック図、図２に示すフローチャート及び図３
に示すタイミングチャートを用いて説明する。

【００４８】図１において、１は全体として本発明によ
る素数生成装置を示し、素数候補生成回路２、除算回路
３、素数倍数検出回路４及び素数判定回路５で構成され
る。

【００４９】素数生成装置１には、ＲＳＡ暗号コプロセ
ッサのシーケンスコントローラ（図示せず）から制御信
号ＸＲＳＴが供給される。この制御信号ＸＲＳＴの信号
レベルが「Ｌｏ」であるとき、当該素数生成装置１の各
回路はリセット状態に制御される。そして、制御信号Ｘ
ＲＳＴの信号レベルが「Ｈｉ」に立ち上がると素数生成
装置１は動作を開始する。

【００５０】すなわち素数生成装置１は図２に示すルー
チンＲＴ１の開始ステップから入り、ステップＳＰ１で
動作を開始して次のステップＳＰ２に移る。

【００５１】ステップＳＰ２において、素数生成装置１
の素数候補生成回路２は、内蔵する乱数発生回路６で乱
数を生成し、これを素数候補Ｐとして除算回路３に供給
し次のステップＳＰ３に移る。

【００５２】ステップＳＰ３において、第１の素数判定
手段としての除算回路３は、供給された素数候補Ｐに対
し最初の１０個の既知素数（「３」「５」「７」「１
１」「１３」「１７」「１９」「２３」「２９」及び
「３１」）で除算することにより素数候補のふるい落と
しを行い、次のステップＳＰ４に移る。

【００５３】ステップＳＰ４において、素数生成装置１
は素数候補Ｐが既知素数で割り切れたかを判断する。ス
テップＳＰ４において否定結果が得られた場合、このこ
とは素数候補Ｐが１０個の既知素数で割り切れなかった
こと、すなわち素数候補Ｐが既知素数の倍数ではなく、
素数の可能性があることを表しており、このとき素数生
成装置１はステップＳＰ１０に移る。

【００５４】ステップＳＰ１０において、第３の素数判
定手段としての素数判定回路５は、素数候補Ｐに対しFe
rmat Test による素数判定を行い、次のステップＳＰ１
１に移る。

【００５５】ステップＳＰ１１において素数判定回路５
は、Fermat Test の結果に基づき、素数候補Ｐが素数で
あるかを判断する。ステップＳＰ１１において肯定結果
が得られた場合、このことはFermat Test の演算結果が
「１」であり、素数候補Ｐが素数であることを表してお
り、このとき素数生成装置１はステップＳＰ１１に移
り、当該素数候補Ｐを素数として外部に出力し処理を終
了する。

【００５６】これに対してステップＳＰ１１において否
定結果が得られた場合、このことはFermat Test の演算
結果が「１」ではなく、素数候補Ｐが素数ではないこと
を表しており、このとき素数生成装置１はステップＳＰ
６に移る。

【００５７】一方、ステップＳＰ４において肯定結果が
得られた場合、このことは素数候補Ｐが１０個の既知素
数で割り切れたこと、すなわち素数候補Ｐが素数ではな
いことを表しており、素数生成装置１はステップＳＰ５
に移る。このとき素数生成装置１の除算回路３は、素数
候補Ｐを割り切った既知素数（これを整徐既知素数と呼
ぶ）が最初の３個の素数「３」「５」又は「７」であっ
た場合、これに対応する整徐信号ＤＩＶ３、ＤＩＶ５又
はＤＩＶ７の信号レベルを「Ｈｉ」にして素数倍数検出
回路４に供給する。

【００５８】ステップＳＰ５において、第２の素数判定
手段としての素数倍数検出回路４は、整徐信号ＤＩＶ
３、ＤＩＶ３又はＤＩＶ７の信号レベルが「Ｈｉ」にな
ると、これに対応する３の倍数検出部４Ａ、５の倍数検
出部４Ｂ又は７の倍数検出部４Ｃを起動し、次のステッ
プＳＰ６に移る。

【００５９】ステップＳＰ６において、素数更新手段と
しての素数生成回路２は、素数候補Ｐに「２」を加算し
て素数候補Ｐを更新するとともに、素数倍数検出回路４
に対しカウントアップパルスＣＮＴＵＰを２パルス供給
して素数候補Ｐの更新を通知し、次のステップＳＰ７に
移る。

【００６０】ステップＳＰ７において、素数生成装置１
の素数倍数検出回路４は、カウントアップパルスＣＮＴ
ＵＰの供給に応じて、起動中の倍数検出部４Ａ、４Ｂ又
は４Ｃ内のカウンタＣＮＴ３、ＣＮＴ５又はＣＮＴ７の
カウント値をカウントアップし、次のステップＳＰ８に
移る。このときカウンタＣＮＴ３、ＣＮＴ５及びＣＮＴ
７は、カウントアップパルスＣＮＴＵＰが２パルス供給
される毎にカウント値を１カウントアップする。

【００６１】すなわち倍数検出部は、素数候補Ｐが既知
素数「３」「５」又は「７」で割り切れた場合に動作を
開始し、素数候補Ｐが更新されて「２」増加する毎に、
カウント値を「１」加算する。

【００６２】ステップＳＰ８において、素数生成装置１
の素数倍数検出回路４は、起動中の倍数検出部のカウン
ト値と、当該起動中の倍数検出部に対応する既知素数と
を照合することにより、素数候補Ｐが整徐既知素数の倍
数であるかを判断する。

【００６３】ステップＳＰ８において否定結果が得られ
た場合、このことは起動中の倍数検のカウント値と、対
応する既知素数とが一致しないこと、すなわち素数候補
Ｐが整徐既知素数の倍数ではなく、素数の可能性がある
ことを表しており、このとき素数生成装置１はステップ
ＳＰ３に戻り、当該素数候補Ｐに対し既知素数除算を行
う。

【００６４】これに対してステップＳＰ８において肯定
結果が得られた場合、このことは起動中の倍数検出部の
カウント値と、対応する既知素数とが一致したこと、す
なわち素数候補Ｐが整徐既知素数の倍数であり、素数で
はないことを表しており、このとき素数生成装置１はス
テップＳＰ１１に移る。

【００６５】ステップＳＰ１１において素数生成装置１
の素数倍数検出回路４は、カウント値が一致した倍数検
出部のカウント値をリセットするとともに、整徐通知信
号ＸＤＩＶＥＤの信号レベルを「Ｌｏ」にすることによ
り、素数候補Ｐが素数ではないことを素数候補生成回路
２に通知する。

【００６６】そして素数生成装置１はステップＳＰ６に
移り、既知素数による除算（ステップＳＰ３）を行うこ
となく、素数候補生成回路２で新たな素数候補Ｐを生成
する。

【００６７】このように素数生成装置１は、乱数から生
成した素数候補Ｐに対し、まず既知素数除算によるふる
い落としを行った後に素数判定を行う。

【００６８】そして素数生成装置１は、素数候補Ｐが既
知素数で割り切れた場合、及びFermat Test による素数
判定で素数候補Ｐが素数ではないと判定された場合、当
該素数候補Ｐに２を加算して素数候補Ｐを更新し、新た
な素数候補Ｐに対して再度既知素数除算によるふるい落
としを行う。

【００６９】このとき素数倍数検出回路４は、素数候補
Ｐの更新に応じてカウントアップするカウント値に基づ
いて、素数候補Ｐが整徐既知素数の倍数であるかを監視
する。そして素数生成装置１は、素数候補Ｐが整徐既知
素数の倍数である場合、既知素数除算によるふるい落と
しを行うことなく素数候補Ｐを更新する。

【００７０】かくして素数生成装置１は、素数候補Ｐに
対する既知素数除算の回数を削減し、全体として素数生
成に要する処理時間を削減するようになされている。

【００７１】（２）除算回路の構成次に、除算回路３の構成を図４を用いて説明する。除算
回路３は、除数デコード部１０、整徐検出部１１、整徐
判定部１２及び除算部（図示せず）で構成される。

【００７２】除数デコード部１０においては、除数レジ
スタ１３、５つのＮＯＲゲート１４Ａ〜１４Ｅ、及び４
つのＮＡＮＤゲート１５Ａ〜１５Ｄで構成される。

【００７３】ＮＯＲゲート１４Ａの３つの入力端子はそ
れぞれ除数レジスタ１３のビットＤ7 、Ｄ6 及びＤ5 に
接続され、ＮＯＲゲート１４Ｂの２つの入力端子はそれ
ぞれ除数レジスタ１０のビットＤ4 及びＤ3 に接続され
ている。そしてＮＯＲゲート１４Ａ及び１４Ｂの出力端
子はそれぞれＮＡＮＤゲート１５Ａの入力端子に接続さ
れている。

【００７４】また、ＮＡＮＤゲート１５Ｂの２つの入力
端子はそれぞれ除数レジスタ１３のビットＤ1 及びＤ0
に接続され、ＮＡＮＤゲート１５Ｃの２つの入力端子は
それぞれ除数レジスタ１３のビットＤ2 及びＤ0 に接続
され、ＮＡＮＤゲート１５Ｄの３つの入力端子は、それ
ぞれ除数レジスタ１３のビットＤ2 、Ｄ1 及びＤ0 に接
続されている。

【００７５】そして、ＮＯＲゲート１４Ｃの３つの入力
端子はそれぞれ除数レジスタ１３のビットＤ2 、ＮＡＮ
Ｄゲート１５Ａの出力端子及びＮＡＮＤゲート１５Ｂの
出力端子に接続され、ＮＯＲゲート１４Ｄの３つの入力
端子はそれぞれ除数レジスタ１３のビットＤ1 、ＮＡＮ
Ｄゲート１５Ａの出力端子及びＮＡＮＤゲート１５Ｃの
出力端子に接続され、ＮＯＲゲート１４Ｅの２つの入力
端子はそれぞれＮＡＮＤゲート１５Ａの出力端子及びＮ
ＡＮＤゲート１５Ｄの出力端子に接続されている。

【００７６】除数レジスタ１３には、除算部において素
数候補Ｐの除算に用いられた既知素数が格納される。そ
して除数デコード部１０は、除数レジスタ１３に格納さ
れた既知素数の値をＮＯＲゲート１４Ａ〜１４Ｅ及びＮ
ＡＮＤゲート１５Ａ〜１５Ｄからなる論理回路でデコー
ドし、その結果を整徐判定部１２に供給する。

【００７７】例えば除数レジスタ１３に格納された既知
素数が「３」（２進数「１１」）のとき、ＮＯＲゲート
１４Ｃの出力端子から出力される除数信号Ｄ３の信号レ
ベルが「Ｈｉ」になる。同様に、既知素数が「５」（２
進数「１０１」）のとき、ＮＯＲゲート１４Ｄの出力端
子から出力される除数信号Ｄ５の信号レベルが「Ｈｉ」
になり、既知素数が「７」（２進数「１１１」）のと
き、ＮＯＲゲート１４Ｅの出力端子から出力される除数
信号Ｄ７の信号レベルが「Ｈｉ」になる。

【００７８】一方、整徐検出部１１においては、剰余レ
ジスタ１６、２つのＮＯＲゲート１７Ａ及び１７Ｂ、Ａ
ＮＤゲート１８で構成される。

【００７９】ＮＯＲゲート１７Ａの４つの入力端子はそ
れぞれ剰余レジスタ１６のビットＲ7 、Ｒ6 、Ｒ5 及び
Ｒ4 に接続され、ＮＯＲゲート１７Ｂの４つの入力端子
はそれぞれ剰余レジスタ１６のビットＲ3 、Ｒ2 、Ｒ1
及びＲ0 に接続されている。また、ＡＮＤゲート１８の
３つの入力端子には、ＮＯＲゲート１７Ａ及び１７Ｂの
出力端子が接続されるとともに、外部からタイミング信
号ＸＤＩＶＢＳＹが供給される。

【００８０】剰余レジスタ１６には、除算部における素
数候補Ｐの除算結果の剰余数が格納される。そして整徐
検出部１１は、剰余レジスタ１６に格納された剰余数の
値をＮＯＲゲート１７Ａ及び１７Ｂ、ＡＮＤゲート１８
からなる論理回路でデコードし、その結果を整徐判定部
１２に供給する。

【００８１】すなわち、剰余レジスタ１６に格納された
剰余数が「０」で、かつ外部から供給されるタイミング
信号ＸＤＩＶＢＳＹの信号レベルが「Ｈｉ」のときにの
み、ＡＮＤゲート１８の出力端子から出力される整徐検
出信号ＤＩＶの信号レベルが「Ｈｉ」になる。

【００８２】整徐判定部１２においては、３つのＮＡＮ
Ｄゲート１９Ａ〜１９Ｃ及び３つのＮＯＴゲート２０Ａ
〜２０Ｃで構成される。

【００８３】ＮＡＮＤゲート１９Ａの２つの入力端子は
それぞれＮＯＲゲート１４Ｃの出力端及びＡＮＤゲート
１８の出力端子に接続され、ＮＡＮＤゲート１９Ｂの２
つの入力端子はそれぞれＮＯＲゲート１４Ｄの出力端子
及びＡＮＤゲート１８の出力端子に接続され、ＮＡＮＤ
ゲート１９Ｃの２つの入力端子はそれぞれＮＯＲゲート
１４Ｅの出力端子及びＡＮＤゲート１８の出力端子に接
続されている。

【００８４】また、ＮＡＮＤゲート１９Ａ〜１９Ｃの出
力端子は、それぞれＮＯＴゲート２０Ａ〜２０Ｃの入力
端子に接続されている。

【００８５】整徐判定部１２は、素数候補Ｐが素数で割
り切れ（すなわち整徐検出信号ＤＩＶの信号レベルが
「Ｈｉ」）、かつそのとき用いた素数が「３」「５」又
は「７」のとき、これに対応する整徐信号ＤＩＶ３、Ｄ
ＩＶ５又はＤＩＶ７の信号レベルを「Ｈｉ」にして出力
する。

【００８６】すなわち、除数信号Ｄ３及び整徐検出信号
ＤＩＶの信号レベルが「Ｈｉ」のとき、ＮＡＮＤゲート
１９Ａの出力が「Ｌｏ」になる。ＮＯＴゲート２０Ａは
ＮＡＮＤゲート１９Ａの出力を反転し、これによりＮＯ
Ｔゲート２０Ａから出力される整徐信号ＤＩＶ３の信号
レベルが「Ｈｉ」になる。同様に、除数信号Ｄ５及び整
徐検出信号ＤＩＶの信号レベルが「Ｈｉ」のとき、ＮＯ
Ｔゲート２０Ｂから出力される整徐信号ＤＩＶ５の信号
レベルが「Ｈｉ」になり、除数信号Ｄ７及び整徐検出信
号ＤＩＶの信号レベルが「Ｈｉ」のとき、ＮＯＴゲート
２０Ｃから出力される整徐信号ＤＩＶ７の信号レベルが
「Ｈｉ」になる。

【００８７】（３）素数倍数検出回路の構成次に、素数倍数検出回路４の構成を図５を用いて説明す
る。素数倍数検出回路４は、３の倍数検出部４Ａ、５の
倍数検出部４Ｂ及び７の倍数検出部４Ｃを有している。

【００８８】３の倍数検出部４Ａにおいては、Ｄフリッ
プフロップ２１Ａのクロック入力端子に整徐信号ＤＩＶ
３が入力されるとともに、リセット端子に制御信号ＸＲ
ＳＴが入力され、Ｄ入力端子には「Ｈｉ」レベルの電源
が供給される。そして、制御信号ＸＲＳＴが「Ｈｉ」の
状態で整徐信号ＤＩＶ３が「Ｈｉ」に立ち上がると、Ｄ
フリップフロップ２１Ａはこれに応じてＱ出力端子をセ
ットしてイネイブル信号ＥＴ３の信号レベルを「Ｈｉ」
にする。

【００８９】Ｄフリップフロップ２１ＡのＱ出力端子に
はカウンタＣＮＴ３のイネイブル端子が接続されてお
り、イネイブル信号ＥＴ３の信号レベルが「Ｈｉ」に立
ち上がると、これに応じて当該カウンタＣＮＴ３がアク
ティブになる。

【００９０】また、カウンタＣＮＴ３のクロック端子に
は、Ｄフリップフロップ２１ＤのＱ反転出力端子が接続
されている。

【００９１】Ｄフリップフロップ２１Ｄにおいては、ク
ロック端子に素数候補生成回路２（図１）からカウント
アップパルスＣＮＴＵＰが入力されるとともに、リセッ
ト端子に制御信号ＸＲＳＴが入力され、さらにＤ入力端
子がＱ反転出力端子に接続されている。これによりＤフ
リップフロップ２１ＤはカウントアップパルスＣＮＴＵ
Ｐを１／２に分周し、Ｑ反転出力端子からカウントアッ
プパルスＣＫ２として出力する。すなわち、素数候補Ｐ
が更新されて「２」増加し、カウントアップパルスＣＮ
ＴＵＰが２パルス入力される毎に、Ｄフリップフロップ
２１ＤからカウントアップパルスＣＫ２が１パルス出力
される。

【００９２】そしてカウンタＣＮＴ３は、イネイブル信
号ＥＴ３の信号レベルが「Ｈｉ」の状態でカウントアッ
プパルスＣＫ２が１パルス供給される毎に、カウント値
を１カウントアップする。カウンタＣＮＴ３のＱ０出
力端子及びＱ１出力端子は、それぞれＮＡＮＤゲート
２３Ａの入力端子に接続されており、当該ＮＡＮＤゲー
ト２３ＡはカウンタＣＮＴ３のカウント値をデコードし
て出力する。

【００９３】すなわちＮＡＮＤゲート２３Ａのカウント
値が「３」（２進数「１１」）になったとき、ＮＡＮＤ
ゲート２３Ａの出力端子から出力される３の倍数検出信
号ＸＣＮＴ３の信号レベルが「Ｌｏ」になる。

【００９４】かくして３の倍数検出部４Ａにおいては、
素数候補Ｐが既知素数「３」で割り切れた時（整徐信号
ＤＩＶ３が「Ｈｉ」）に動作を開始し、素数候補Ｐが３
回更新されて「６」増加したとき、更新された素数候補
Ｐが既知素数「３」の倍数であることを示す３の倍数検
出信号ＸＣＮＴ３を「Ｌｏ」にする。

【００９５】同様に５の倍数検出部４Ｂにおいては、素
数候補Ｐが既知素数「５」で割り切れた時（整徐信号Ｄ
ＩＶ５が「Ｈｉ」）に動作を開始し、素数候補Ｐが５回
更新されて「１０」増加したとき、更新された素数候補
Ｐが既知素数「５」の倍数であることを示す５の倍数検
出信号ＸＣＮＴ５を「Ｌｏ」にする。

【００９６】また７の倍数検出部４Ｂにおいては、素数
候補Ｐが既知素数「７」で割り切れた時（整徐信号ＤＩ
Ｖ７が「Ｈｉ」）に動作を開始し、素数候補Ｐが７回更
新されて「１４」増加したとき、更新された素数候補Ｐ
が既知素数「７」の倍数であることを示す７の倍数検出
信号ＸＣＮＴ７を「Ｌｏ」にする。

【００９７】３の倍数検出信号ＸＣＮＴ３、５の倍数検
出信号ＸＣＮＴ５及び７の倍数検出信号ＸＣＮＴ７はＡ
ＮＤゲート２５に入力される。そして、入力の少なくと
も一つが「Ｌｏ」に立ち下がると、ＡＮＤゲート２５の
出力端子から出力される倍数検出信号ＸＣＮＴの信号レ
ベルが「Ｌｏ」になる。

【００９８】ＡＮＤゲート２５の出力端子は、Ｄフリッ
プフロップ２１Ｅのリセット端子に接続されている。ま
た、Ｄフリップフロップ２１Ｅのクロック端子にはカウ
ントアップパルスＣＮＴＵＰが入力され、Ｄ入力端子に
は「Ｈｉ」レベルの電源が供給される。そして倍数検出
信号ＸＣＮＴの信号レベルが「Ｌｏ」に立ち下がると、
Ｄフリップフロップ２１ＥのＱ出力端子から出力される
整徐通知信号ＸＤＩＶＥＤの信号レベルが「Ｌｏ」に立
ち下がる。

【００９９】ここで、３の倍数検出部４Ａにおいては、
整徐通知信号ＸＤＩＶＥＤ及び３の倍数検出信号ＸＣＮ
Ｔ３がＮＯＲゲート２４Ｂの入力端子に入力される。そ
して当該ＮＯＲゲート２４Ｂの出力端子、及び制御信号
ＸＲＳＴを反転するＮＯＴゲート２６の出力端子がＮＯ
Ｒゲート２４Ａの入力端子に接続され、さらに当該ＮＯ
Ｒゲート２４Ａの出力端子がカウンタＣＮＴ３のリセッ
ト端子に接続されている。

【０１００】これによりＮＯＲゲート２４Ａから出力さ
れるカウンタクリア信号ＸＣＬ３は、整徐通知信号ＸＤ
ＩＶＥＤ及び３の倍数検出信号ＸＣＮＴ３が「Ｌｏ」、
かつ制御信号ＸＲＳＴが「Ｈｉ」のときに「Ｌｏ」に立
ち下がり、このときカウンタＣＮＴ３はリセットされ、
再度「０」からカウントを再開する。

【０１０１】かくして３の倍数検出部４Ａは、素数候補
Ｐが既知素数「３」で割り切れた場合、素数候補Ｐが３
回更新されて「６」増加する毎に３の倍数検出信号ＸＣ
ＮＴ３を「Ｌｏ」にする。同様に５の倍数検出部４Ｂ
は、素数候補Ｐが既知素数「５」で割り切れた場合、素
数候補Ｐが５回更新されて「１０」増加する毎に５の倍
数検出信号ＸＣＮＴ５を「Ｌｏ」にし、７の倍数検出部
４Ｃは、素数候補Ｐが既知素数「７」で割り切れた場
合、素数候補Ｐが７回更新されて「１４」増加する毎に
７の倍数検出信号ＸＣＮＴ７を「Ｌｏ」にする。

【０１０２】そして素数倍数検出回路４は、素数候補Ｐ
が既知素数「３」「５」又は「７」の倍数である場合、
整徐通知信号ＸＤＩＶＥＤの信号レベルを「Ｌｏ」に立
ち下げ、これにより素数候補Ｐが既知素数の倍数である
ことを素数候補生成回路２（図１）に通知する。素数候
補生成回路２は、整徐通知信号ＸＤＩＶＥＤの信号レベ
ルが「Ｌｏ」に立ち下がると、これに応じて素数候補Ｐ
に「２」を加えて更新する。

【０１０３】（４）素数生成装置の動作次に、上述した素数生成装置１の動作を図３のタイミン
グチャートを用いて詳細に説明する。

【０１０４】演算開始前は制御信号ＸＲＳＴが「Ｌｏ」
にあり、素数生成装置１のフリップフロップ及びカウン
タは全てリセット状態に制御されている。そして、制御
信号ＸＲＳＴが「Ｈｉ」に立ち上がると素数生成装置１
は動作を開始する。

【０１０５】まず、素数候補生成回路２が素数候補Ｐ
（ここでは「１１５」）を生成し、除算回路３に供給す
る。除算回路３は素数候補Ｐを１０個の既知素数で順番
に除算し、素数候補Ｐが既知素数の倍数であるかを判定
する。この場合、素数候補Ｐ「１１５」は既知素数
「５」の倍数であることから、整徐信号ＤＩＶ５が「Ｈ
ｉ」に立ち上がる。

【０１０６】整徐信号ＤＩＶ５が「Ｈｉ」に立ち上がる
と、５の倍数検出回路４ＢのＤフリップフロップ２１Ｂ
がこれをラッチしてイネイブル信号ＥＴ５を「Ｈｉ」に
し、これによりカウンタＣＮＴ５がアクティブになる。

【０１０７】除算回路３によって素数候補Ｐ「１１５」
が非素数であると判明したため、素数候補生成回路２は
素数候補Ｐに「２」を加算し、「１１７」を新たな素数
候補Ｐとする。このとき素数候補生成回路２は、カウン
トアップパルスＣＮＴＵＰを２パルス出力する。カウン
トアップパルスＣＮＴＵＰはＤフリップフロップ２１Ｄ
で１／２に分周され、カウントアップパルスＣＫ２とし
てカウンタＣＮＴ３、ＣＮＴ５、ＣＮＴ７に供給され
る。このときカウンタＣＮＴ５のみがアクティブであ
り、当該カウンタＣＮＴ５はカウントアップパルスＣＫ
２に応じて「１」にカウントアップする。

【０１０８】この状態においてカウンタＣＮＴ３、ＣＮ
Ｔ５及びＣＮＴ７のカウント値は、いずれも対応する既
知素数「３」「５」及び「７」に一致しないため、３の
倍数検出信号ＸＣＮＴ３、５の倍数検出信号ＸＣＮＴ５
及び７の倍数検出信号ＸＣＮＴ７はいずれも「Ｈｉ」に
保持される。

【０１０９】続いて除算回路３は、新たな素数候補Ｐ
「１１７」を既知素数で除算する。この場合、素数候補
Ｐ「１１７」は既知素数「３」の倍数であることから、
整徐信号ＤＩＶ３が「Ｈｉ」に立ち上がり、これにより
３の倍数検出回路４ＡのカウンタＣＮＴ３もアクティブ
になる。

【０１１０】除算回路３によって素数候補Ｐ「１１７」
が非素数であると判明したため、素数候補生成回路２は
素数候補Ｐに「２」を加算して「１１９」を新たな素数
候補Ｐとする。このときカウンタＣＮＴ３及びＣＮＴ５
がアクティブであり、カウントアップパルスＣＫ２に応
じて、カウンタＣＮＴ３は「１」に、カウンタＣＮＴ５
は「２」にカウントアップする。

【０１１１】この状態においてカウンタＣＮＴ３、ＣＮ
Ｔ５及びＣＮＴ７のカウント値は、いずれも対応する既
知素数に一致しないため、３の倍数検出信号ＸＣＮＴ
３、５の倍数検出信号ＸＣＮＴ５及び７の倍数検出信号
ＸＣＮＴ７はいずれも「Ｈｉ」に保持される。

【０１１２】続いて除算回路３は、新たな素数候補Ｐ
「１１９」を既知素数で除算する。この場合、素数候補
Ｐ「１１９」は既知素数「７」の倍数であることから、
整徐信号ＤＩＶ７が「Ｈｉ」に立ち上がり、これにより
７の倍数検出回路４ＡのカウンタＣＮＴ７もアクティブ
になる。

【０１１３】除算回路３によって素数候補Ｐ「１１９」
が非素数であると判明したため、素数候補生成回路２は
素数候補Ｐに「２」を加算して「１２１」を新たな素数
候補Ｐとする。このときカウンタＣＮＴ３、ＣＮＴ５及
びＣＮＴ５は全てアクティブであり、カウントアップパ
ルスＣＫ２に応じて、カウンタＣＮＴ３は「２」に、カ
ウンタＣＮＴ５は「３」に、カウンタＣＮＴ７は「１」
にカウントアップする。

【０１１４】この状態においてカウンタＣＮＴ３、ＣＮ
Ｔ５及びＣＮＴ７のカウント値は、いずれも対応する既
知素数に一致しないため、３の倍数検出信号ＸＣＮＴ
３、５の倍数検出信号ＸＣＮＴ５及び７の倍数検出信号
ＸＣＮＴ７はいずれも「Ｈｉ」に保持される。

【０１１５】除算回路３は、新たな素数候補Ｐ「１２
１」を既知素数で除算する。この場合、素数候補Ｐ「１
１９」は既知素数「１１」の倍数であることから、素数
候補生成回路２は素数候補Ｐに「２」を加算して「１２
３」を新たな素数候補Ｐとする。カウンタＣＮＴ３は
「３」に、カウンタＣＮＴ５は「４」に、カウンタＣＮ
Ｔ７は「２」にカウントアップする。

【０１１６】この状態において、カウンタＣＮＴ３のカ
ウント値が対応する既知素数「３」に一致するため、３
の倍数検出信号ＸＣＮＴ３が「Ｌｏ」に立ち下がり、こ
れにより整徐通知信号ＸＤＩＶＥＤの信号レベルが「Ｌ
ｏ」になる。これに応じてカウンタクリア信号ＸＣＬ３
は「Ｌｏ」になり、カウンタＣＮＴ３は「０」にリセッ
トされる。

【０１１７】整徐通知信号ＸＤＩＶＥＤの信号レベル
「Ｌｏ」に応じて、素数候補生成回路２は素数候補Ｐに
「２」を加算して「１２５」を新たな素数候補Ｐとす
る。カウンタＣＮＴ３は「１」に、カウンタＣＮＴ５は
「５」に、カウンタＣＮＴ７は「３」にカウントアップ
する。

【０１１８】この状態において、今度はカウンタＣＮＴ
５のカウント値が対応する既知素数「５」に一致するた
め、５の倍数検出信号ＸＣＮＴ５が「Ｌｏ」に立ち下が
り、これにより整徐通知信号ＸＤＩＶＥＤの信号レベル
が「Ｌｏ」になる。これに応じてカウンタクリア信号Ｘ
ＣＬ５は「Ｌｏ」になり、カウンタＣＮＴ５は「０」に
リセットされる。

【０１１９】整徐通知信号ＸＤＩＶＥＤの信号レベル
「Ｌｏ」に応じて、素数候補生成回路２は素数候補Ｐに
「２」を加算して「１２７」を新たな素数候補Ｐとす
る。カウンタＣＮＴ３は「２」に、カウンタＣＮＴ５は
「１」に、カウンタＣＮＴ７は「４」にカウントアップ
する。

【０１２０】この状態において、カウンタＣＮＴ３、Ｃ
ＮＴ５及びＣＮＴ７のカウント値は、いずれも対応する
既知素数「３」、「５」及び「７」に一致しないため、
整徐通知信号ＸＤＩＶＥＤは「Ｈｉ」に保持され、これ
に応じて除算回路３は、素数候補Ｐ「１２７」を「７」
以降の既知素数で順番に除算する。

【０１２１】素数候補Ｐ「１２７」は１０個の既知素数
のいずれでも割り切れないため、素数の可能性があると
して素数判定回路５でFermat Test で試験されて素数と
判定され、１回の素数生成処理が終了する。

【０１２２】（５）動作及び効果以上の構成において、素数生成装置１は、乱数から素数
候補Ｐを生成し、これに対してまず１０個の既知素数で
順番に除算してふるい落としを行い、その後にFermat T
est による素数判定を行う。

【０１２３】そして素数生成装置１は、素数候補Ｐが既
知素数で割り切れた場合、及び素数判定で素数候補Ｐが
素数ではないと判定された場合、当該素数候補Ｐに２を
加算して素数候補Ｐを更新し、新たな素数候補Ｐに対し
て再度既知素数除算によるふるい落としを行う。

【０１２４】このとき素数倍数検出回路４は、既知素数
除算によって素数候補Ｐが最初の３つの素数「３」
「５」又は「７」の倍数であることが判明した場合、対
応するカウンタＣＮＴ３、ＣＮＴ５又はＣＮＴ７をアク
ティブにし、これを素数候補Ｐの更新に伴ってカウント
アップすることにより、新たな素数候補Ｐが既知素数
「３」「５」又は「７」の倍数であるかを監視する。

【０１２５】そして素数生成装置１は、素数倍数検出回
路４によって素数候補Ｐが既知素数「３」、「５」又は
「７」の倍数であると判明した場合、既知素数除算によ
るふるい落としを行うことなく素数候補Ｐを更新する。

【０１２６】以上の構成によれば、素数候補Ｐの更新に
伴ってカウントアップするカウンタＣＮＴ３、ＣＮＴ５
又はＣＮＴ７を用いて素数候補Ｐが既知素数の倍数であ
るかを監視し、当該素数候補Ｐが既知素数の倍数である
と判明した場合、既知素数除算によるふるい落としを行
わずに素数候補Ｐを更新するようにしたことにより、素
数生成処理における既知素数除算の回数を削減し、素数
生成に要する時間を短縮することができる。

【０１２７】（６）他の実施の形態なお上述の実施の形態においては、最初の１０個の既知
素数で素数候補Ｐを除算してふるい落としを行うように
したが、本発明はこれに限らず、これ以外の数の既知素
数で素数候補Ｐを除算してふるい落としを行うようにし
てもよい。

【０１２８】また上述の実施の形態においては、素数候
補Ｐが既知素数「３」「５」又は「７」の倍数であるか
を監視するようにしたが、本発明はこれに限らず、これ
以外の既知素数について監視するようにしてもよい。

【０１２９】さらに上述の実施の形態においては、Ferm
at Test を用いて素数判定を行うようにしたが、本発明
はこれに限らず、Miller-Rabin Test 等、様々な素数判
定方法を用いても良い。

【０１３０】

【発明の効果】上述のように本発明によれば、素数候補
を既知素数で除算し剰余の有無に基づいて第１の素数判
定を行うとともに、素数候補の更新回数に基づいて素数
候補が既知素数の倍数であるかを判別することにより第
２の素数判定を行い、第１及び第２の素数判定によって
素数の可能性があると判定されたとき、素数候補に対し
て第３の素数判定を行うようにしたことにより、第１及
び第３の素数判定の回数を削減し、素数生成に要する時
間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による素数生成装置の全
体構成を示すブロック図である。

【図２】素数生成処理を示すフローチャートである。

【図３】素数生成装置における各種信号波形を示すタイ
ミングチャートである。

【図４】除算回路の構成を示す略線図である。

【図５】素数倍率検出部の構成を示す略線図である。

【図６】従来の素数生成処理を示すフローチャートであ
る。

【図７】既知素数によってふるい落とされる素数候補の
数を示す表である。

【図８】従来の素数生成処理を示すフローチャートであ
る。

【符号の説明】

１……素数生成装置、２……素数候補生成回路、３……
除算回路、４……素数倍数検出回路、５……素数判定回
路、６……乱数発生回路、１０……除数デコード部、１
１……整徐検出部、１２……整徐判定部。

Claims

【特許請求の範囲】

【請求項１】素数候補に対し素数判定を行って素数を生
成する素数生成装置において、上記素数候補を生成する素数候補生成手段と、上記素数候補が素数ではないと判明したとき、当該素数
候補に所定値を加算して上記素数候補を更新する素数候
補更新手段と、上記素数候補を既知素数で除算し、剰余の有無に基づい
て素数判定を行う第１の素数判定手段と、上記素数候補が上記既知素数で割り切れた場合に動作を
開始し、上記素数候補が更新された回数をカウントする
カウンタと、上記カウンタのカウント値に基づいて、上記素数候補が
上記既知素数の倍数であるかを判別することにより素数
判定を行う第２の素数判定手段と、上記第１及び第２の素数判定手段によって上記素数候補
は素数の可能性があると判断されたとき、素数判定を行
う第３の素数判定手段とを具えることを特徴とする素数
生成装置。
【請求項２】上記素数候補生成手段は、乱数から奇数の
上記素数候補を生成し、上記素数候補更新手段は、上記素数候補に２を加算して
上記素数候補を更新することを特徴とする請求項１に記
載の素数生成装置。
【請求項３】素数候補に対し素数判定を行って素数を生
成する素数生成方法において、上記素数候補を生成する素数候補生成ステップと、上記素数候補が素数ではないと判明したとき、当該素数
候補に所定値を加算して上記素数候補を更新する素数候
補更新ステップと、上記素数候補を既知素数で除算し、剰余の有無に基づい
て素数判定を行う第１の素数判定ステップと、上記素数候補が上記既知素数で割り切れた場合に動作を
開始し、上記素数候補が更新された回数をカウントする
カウンタのカウント値に基づいて、上記素数候補が上記
既知素数の倍数であるかを判別することにより素数判定
を行う第２の素数判定ステップと、上記第１及び第２の素数判定ステップによって上記素数
候補は素数の可能性があると判断されたとき、素数判定
を行う第３の素数判定ステップとを具えることを特徴と
する素数生成装置。
【請求項４】上記素数候補生成ステップは、乱数から奇
数の上記素数候補を生成し、上記素数候補更新ステップは、上記素数候補に２を加算
して上記素数候補を更新することを特徴とする請求項３
に記載の素数生成方法。