JP5141151B2 - 動的再構成回路およびループ処理制御方法 - Google Patents
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Description
まず、本発明にかかる動的再構成回路の構成について説明する。図1は、本実施の形態にかかる動的再構成回路の構成を示すブロック図である。図1のように、動的再構成回路100は、シーケンサ101と、条件分岐信号生成器102と、コンフィグレーションメモリ103と、PEアレー110とを含んで構成されている。
つぎに、コンフィグレーションデータによるパラメータ設定について説明する。なお、一般的な動的再構成回路ではPEによって実行させる演算内容に応じて様々なパラメータ設定があるが、ここでは、動的再構成回路100の特徴となるカウンタ回路1112によって実行させるループ処理のパラメータ設定に限定して説明する。
(b)ループ成立判定のモード(ループ実行回数がループ処理の回数の上限を満足するか否かを判定する判定式);{<,>,<=,>=}の4つの成立判定のいずれかに切り替える
(c)ループ変数の終了値
(d)ループ変数のインクリメント値((b)の判定式を満足しなかった場合カウント回数に加算する値);負の数を指定することでデクリメントカウンタになる
どのようなタイミングでカウンタ回路112を起動させるため設定であり、具体的には、自動起動と、トリガモードとの2種類の設定をおこなうことができる。自動起動は、シーケンサ101から出力されたCFG読み込み要求信号(FETCHEN)を受け付けてから指定サイクル後に動作を開始させるように設定する方法である。また、トリガモードは、条件分岐信号生成部102から出力されたPRDIが成立をあらわす「11」であった場合に、PRDIの入力をトリガとして動作を開始させる方法である。なお、トリガモードによる起動方法を採用する場合には、後述するカウンタ回路112の内部メモリ「Trigger−mode」を有効状態に設定する。
カウンタ回路112によるカウント実行を1クロックごとに実行させるか、もしくは所定のクロックごとに実行させるかの設定である。上述のように、1クロックごとにカウンタを動作させることも可能だが、インターバル設定をおこなうことにより、一定の間隔を置いてカウンタを動作させることもできる。なお、インターバル設定をおこなう場合には、後述するカウンタ回路112の内部メモリ「Interval」に該当するコンフィグレーションデータを格納する。
カウンタ回路112によって実行するカウント処理において、どのような条件の場合に、カウンタ回路112から外部(他のPE111やカウンタ回路112もしくは他のクラスタ)への出力をおこなうかを設定する。具体的には、ノーマル出力モードとカスケード出力モードとの二つの出力モードが用意されており、後述するカウンタ回路112の内部メモリ「Output−mode」に格納されたコンフィグレーションデータに基づいてモードを切り替える。
ループ処理動作時には成立を示すPRDI「11」を出力し、ループ条件成立時にはPRDI「10」を出力する。また、ループ処理が停止時にはPRDI「00」を出力する。また、後段に他のカウンタ回路112が接続されている場合には、アドレスカウンタを停止させるため、ループ条件成立時に、PRDI「10」とともに、カスケード信号を1パルスアサートする。
カスケード出力モードは、後段に同一のカウンタ回路112がカスケード接続されている場合に使用する。ループ処理動作時にはPRDI「10」を出力し、カウント処理によってカウント数が同カウンタ回路112のループパラメータの初期値に達したとき、PRDI「11」を出力する。また、ループ処理停止時にはPRDI「00」を出力する。
カウンタ回路112が、どのような入力を受け付けた場合にカウント処理を実行するかを設定する。具体的には、ノーマル入力モードとカスケード入力モードとの二つの入力モードが用意されており、後述するカウンタ回路112の内部メモリ「Input−mode」に格納されたコンフィグレーションデータに基づいてモードを切り替える。
カウンタ回路112にPRDI「11」が入力された場合にカウント処理を開始し、インターバル設定に従い、クロックに同期したカウント処理を進める。なお、上述した(e)の設定により自動起動に切り替えることもできる。
カウンタ回路にPRDI「11」が入力されると、カウント値を更新する。また、PRDI「10」が入力されるとカウント値の更新を停止する。また、他のカウンタ回路112にカスケード接続されている場合、前段のカウンタ回路112(カスケード出力モードに設定されたカウンタ回路)から出力されるPRDIを受け付けて、アドレスカウンタを進めるために使用する。
つぎに、カウンタ回路112の構成について説明する。図3は、本実施の形態にかかるカウンタ回路の構成を示すブロック図である。図3のように、カウンタ回路112は、コンフィグレーションレジスタ部301と、有効サイクル検出部302と、ループ開始値・終了値書き換え部303と、ループ制御部304と、出力レジスタ部305とを含んで構成される。また、カウンタ回路112の各機能部301〜305には下記のような端子が接続されている。
1−1.PRDI
条件分岐信号(PRDI)の入力を受け付ける端子である。条件分岐信号「11」が入力されると成立と判断し、入力モード設定(後述する内部レジスタの「Input−mode」の設定)にしたがってカウンタ処理を実行させる。
DIはデータ入力を受け付ける端子であり、VIは、DIに入力されたデータの有効/無効を示すvalidデータの入力を受け付ける端子である。validデータが「1」のとき、同時に入力されたDIのデータは有効であると判断する。
カスケード信号の入力を受け付ける端子である。このカスケード信号がアサート(High状態の信号入力)されたときループカウントを終了する。また、ループカウントが停止されると、つぎのコンフィグレーションデータが設定されるまでループカウント再開は不可能となる。
CFGはコンフィグレーションデータの入力を受け付ける端子である。また、FETCHENは、CFG読み込み要求信号(FETCHEN)の入力を受け付ける端子であり、起動要求信号がアサートされたときのみ、CFGに入力されたコンフィグレーションデータを後述する内部レジスタに取り込む。
2−1.PRDO
条件分岐信号(predicate:PRDO)を出力する端子であり、ループ処理の動作中/停止時/ループ条件成立時のそれぞれの状態に応じ、出力モード設定(後述する内部レジスタの「Output−mode」の設定)にしたがって条件分岐信号を出力する。
DOはカウント値を示すデータを出力する端子である。また、VOはDOから出力されるカウント値の有効/無効を示すvalid信号を出力する端子である。なお、カウンタ処理の動作時、valid信号は「1」となり、カウンタ停止時、valid信号は「0」となる。
カスケード信号を出力する端子であり、出力モードがノーマル出力モードに設定されている場合には、ループ条件が成立すると、カスケード信号を1パルスアサートする。また、出力モードがカスケード出力モードに設定されている場合には、後段に接続されているカウンタ回路の入力信号の出力端子となる。なお、カスケード出力モードの際に出力されるカスケード信号は、後段のカウンタ回路のカウンタ処理を停止させるために使用する。
ノーマル入力モードの場合、有効サイクル検出部302は、シーケンサ101から処理内容の成立を示すPRDI「11」が入力されると、カウンタ処理を開始する。カウンタ動作開始後は、クロックに同期し、Intervalに設定されたステップのタイミングでイネーブル信号(output−enable)を出力する。なお、コンフィグレーションレジスタ部301の「Trigger−mode」が自動起動に設定されている場合には、上述した設定は無効となる。
カスケード入力モードの場合、有効サイクル検出部301は、上段に接続されているカウンタ回路112から所定の条件の成立を示すPRDI「11」が入力されるとループ変数を更新するためのイネーブル信号(output−enable)を出力する。
ノーマル出力モードの場合、出力レジスタ部305は、ループエンド信号(loop−end)がアサートされると、「PRDDO」よりPRDI「11」を出力するとともに、COをアサートする。また、ループエンド信号(loop−end)がアサートされていない場合には、「PRDDO」よりPRDI「10」を出力する。
カスケード出力モードの場合、出力レジスタ部305は、ループエンド信号(loop−end)がアサートされると、出力レジスタ部305の「DO」に格納する値を、コンフィグレーションレジスタ部301の内部レジスタ「Start」の値に初期化する。また、「DO」の格納値をコンフィグレーションレジスタ部301の内部レジスタ「Start」に初期化した場合には、「PRDDO」よりPRDO「11」を出力する。また、上述した動作以外のときには、「PRDDO」よりPRDO「10」を出力する。
つぎに、カウンタ回路112の入力モード(ノーマル、カスケード)、出力モード(ノーマル、カスケード)それぞれの設定に応じた具体的な動作内容について説明する。なお、以下説明に利用する図5〜7のタイミングチャートでは、便宜上2ビット信号の出力は「2’bxx」と表記する。
図5は、ノーマル入力モード−ノーマル出力モードのカウンタ回路の動作を示すタイミングチャートである。ここでは、ループ処理として「for(i=0;i<1024;i++)」と記述されたシングルループの制御をおこなう場合のカウンタ回路112の動作を示す。ここで、インターバル設定は、0とすることで毎クロック毎にカウント値が更新される。
図6は、ノーマル入力モード−カスケード出力モードのカウンタ回路の動作を示すタイミングチャートである。ここでは、ループ処理として「for(i=0;i<3; i++){…}」と記述されているとする。なお、カスケード出力モードは後段に同じforループ処理をおこなうカウンタ回路112を接続する場合に設定される。すなわち、カスケード出力モードに設定することによって、後段のカウンタ回路112をPRDI「11」によって1ステップ進めることができる。
図7は、カスケード入力モード−ノーマル出力モードのカウンタ回路の動作を示すタイミングチャートである。ここでは、ループ処理として「for(i=0;i<3;i++){…}」と記述されているとする。なお、カスケード入力モードは、同じforループ処理をおこなうカウンタ回路112のカスケード出力モードに設定されたカウンタから出力されたPRDIを受け付けて外部ループの動作をおこなう場合に設定する。
つぎに、上述したような本実施の形態にかかるカウンタ回路を備えた動的再構成回路の具体的な実施例について説明する。ここでは、実施例として、C言語によって多重ループ処理が記述された場合、逐次ループ処理が記述された場合の制御内容についてそれぞれ説明する。
まず、多重ループ制御を実装する場合について説明する。図8は、3重ループ処理が記述されたソースコードの一例を示す説明図である。また、図9は、カウンタ回路による3重ループ処理の構成とループパラメータとを示す説明図である。図8のソースコード800のような記述がなされた場合、図9のような動的再構成回路900が構成される。
ループ0:ノーマル入力モード/カスケード出力モード
ループ1:カスケード入力モード/カスケード出力モード
ループ2:カスケード入力モード/ノーマル出力モード
つぎに、特定のループ処理が完了した後、つぎのループ処理を開始する逐次処理を実装する場合について説明する。図11は、カウンタ回路によるループ逐次処理の構成とループパラメータの一例を示す説明図である。また、図12は、ループ逐次処理の入出力値を示すタイミングチャートである。
ループ0:ノーマル入力モード/ノーマル出力モード
ループ1:ノーマル入力モード/ノーマル出力モード
つぎに、ループパラメータの書き換え処理について説明する。図13は、ループパラメータの書き換え処理の一例を示す説明図である。図13の動的再構成回路1300のループ1およびループ2が配置され、ループ2の出力先にはPEが接続されており、PEによる演算結果は、ループ1に入力される。また、ループ1,2およびPEには、ループパラメータ1310が設定される。
101 シーケンサ
102 条件分岐信号生成器
103 コンフィグレーションメモリ
110 PEアレー
111 PE(プロセッシングエレメント)
112 カウンタ回路
Claims (3)
- 再構成可能な複数のプロセッシングエレメント(以下、「PE」という)の処理内容と前記PE間の接続内容が記述されたコンテキストに応じて動的に切り替えることにより任意の処理を実行させる動的再構成回路であって、
コンフィグレーションデータ読み込み要求信号を出力し、前記コンテキストの切り替えの開始および終了の指示を示す信号である条件分岐信号の生成を要求するシーケンサと、
前記シーケンサから要求された前記条件分岐信号の生成要求に基づいて、前記条件分岐信号を出力する条件分岐信号生成手段と、
予めコンテキストが格納され、前記シーケンサの指示に応じて再構成時のコンテキストを読み出し、前記コンフィグレーションデータを前記PEおよびカウンタ回路に出力するコンフィグレーションメモリと、
カウンタ回路と、を備え、
前記カウンタ回路は、
前記コンテキストに基づく前記PEの再構成時のコンフィグレーションデータが入力され、前記コンフィグレーションデータ読み込み要求信号に応じて、所定のループ処理を行う際に、当該カウンタ回路に入力される条件分岐信号の値に応じてカウント処理をどのように行うかを示す第1の設定と、カウント処理の実行状態に応じて当該カウンタ回路から出力される条件分岐信号の値をどう定めるかを示す第2の設定を含む、ループ処理のための設定を行う設定手段と、
当該カウンタ回路に入力される条件分岐信号と前記第1の設定に基づいて、前記設定手段によって設定されたループ処理を実行する実行手段と、
前記実行手段によって実行されたループ処理の実行回数をカウントし、カウントされた実行回数および前記第2の設定に基づいて、条件分岐信号を当該カウンタ回路の外部へ出力するカウント手段と、を備え、
さらに、動的再構成回路は、
複数の前記PEと前記カウンタ回路の入出力の接続を切り替えるネットワーク手段と、
を備えることを特徴とする動的再構成回路。 - 前記カウンタ回路は複数設けられ、前記コンテキストにおいて前記ループ処理が多重化
されている場合、前記カウンタ回路ごとに前記各ループ処理を実行するように再構成することを特徴とする請求項1に記載の動的再構成回路。 - 再構成可能な複数のプロセッシングエレメント(以下、「PE」という)の処理内容と前記PE間の接続内容が記述されたコンテキストに応じて動的に切り替えることにより任意の処理を実行させるために、コンフィグレーションデータ読み込み要求信号を出力し、前記コンテキストの切り替えの開始および終了の指示を示す信号である条件分岐信号の生成を要求するシーケンサと、前記シーケンサから要求された前記条件分岐信号の生成要求に基づいて、前記条件分岐信号を出力する条件分岐信号生成手段と、予めコンテキストが格納され、前記シーケンサの指示に応じて再構成時のコンテキストを読み出し、前記コンフィグレーションデータを前記PEおよびカウンタ回路に出力するコンフィグレーションメモリと、カウンタ回路と、を有する動的再構成回路におけるループ処理制御方法であって、
前記カウンタ回路において、前記コンテキストに基づく前記PEの再構成時のコンフィグレーションデータが入力され、前記コンフィグレーションデータ読み込み要求信号に応じて、所定のループ処理を行う際に、当該カウンタ回路に入力される条件分岐信号の値に応じてカウント処理をどのように行うかを示す第1の設定と、カウント処理の実行状態に応じて当該カウンタ回路から出力される条件分岐信号の値をどう定めるかを示す第2の設定を含む、ループ処理のための設定を行う設定工程と、
前記カウンタ回路において、当該カウンタ回路に入力される条件分岐信号と前記第1の設定に基づいて、前記設定工程によって設定されたループ処理を実行する実行工程と、
前記カウンタ回路において、前記実行工程によって実行されたループ処理の実行回数をカウントするカウント工程と、
前記カウンタ回路において、前記カウント工程によってカウントされた実行回数および前記第2の設定に基づいて、条件分岐信号を当該カウンタ回路の外部へ出力する出力工程と、
複数の前記PEと前記カウンタ回路の入出力の接続を切り替える切り替え工程と、
を含むことを特徴とするループ処理制御方法。
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