JP2014165748A - 処理装置、及び処理装置の制御方法 - Google Patents

Abstract

【課題】処理時間の短縮を図ること。
【解決手段】プログラマブル論理回路１２は、複数の処理ユニットＥ０１〜Ｅ２４を有している。処理ユニットＥ２１〜Ｅ２４はそれぞれ情報保持部ＲＲ１〜ＲＲ４を有している。ＣＰＵ１３は、メモリ１００のプログラム領域１０２に、最初に実行する処理の回路構成情報ＣＩ１を格納する。また、ＣＰＵ１３は、次回以降に実行する処理の回路構成情報ＣＩ２を、処理ユニットＥ２１〜Ｅ２４の情報保持部ＲＲ１〜ＲＲ４に格納する。再構成制御回路１１は、プログラマブル論理回路１２から出力される終了フラグＥＦｂ１〜ＥＦｂ４に応じて、処理を終了した処理ユニットＥ２１〜Ｅ２４を選択し、その選択した処理ユニットＥ２１〜Ｅ２４の情報保持部ＲＲ１〜ＲＲ４に格納された回路構成情報ＣＩ２を取得する。そして、再構成制御回路１１は、回路構成情報ＣＩ２をプログラマブル論理回路１２に設定する。
【選択図】図２

Description

処理装置、及び処理装置の制御方法に関する。

従来、論理構造をプログラマブルに変更可能な論理回路を有する半導体装置が提案されている（例えば、特許文献１参照）。論理回路は、複数の演算器を有している。論理回路は、半導体装置に含まれる制御回路（例えばＣＰＵ）によって設定される構成情報に従って演算器を接続する。論理回路は、演算器の接続、つまり構成情報に応じた論理構造を構成すると、終了フラグを出力する。制御回路は、終了フラグに応じて論理回路に対して演算の実行を指示する。そして、論理回路は、指示に応じて処理を実行し、処理を終了すると終了フラグを出力する。制御回路は、その終了フラグに応じて、次の構成情報を論理回路に設定する。このように、論理回路が処理を終了する毎に次の構成情報を設定する。

特開２００１−６８９９３号公報

ところで、制御回路は、論理回路における処理の終了に応じた終了フラグに応じて構成情報をその論理回路に設定する。このため、論理回路において、複数の処理を実行させると、全ての処理が終了しなければ次の構成情報を設定することができない。このような論理回路における構成情報の設定は、処理時間の短縮を妨げる要因となる。

本発明の一観点によれば、複数の処理ユニットを含み回路構成情報に応じた前記処理ユニットにより論理回路を再構成するプログラマブル論理回路を有する処理装置であって、第１の処理に応じた第１の回路構成情報により構築される論理回路に含まれる前記処理ユニット内の情報保持部に、前記第１の処理に関連し前記第１の処理の次に実施される第２の処理に応じた第２の回路構成情報を格納し、前記第１の処理の実行制御信号を出力する第１の制御回路と、前記第１の処理の終了に応じて、前記情報保持部から取得した前記第２の回路構成情報により前記プログラマブル論理回路の再構成を制御する第２の制御回路とを有する。

本発明の一観点によれば、処理時間の短縮を図ることができる。

半導体装置及びメモリの概略ブロック回路図である。 半導体装置及びメモリの概略動作を説明するためのブロック回路図である。 出力インタフェース部、再構成制御部のブロック回路図である。 （ａ）〜（ｃ）は処理の一例を示す説明図である。 プログラマブル論理回路の再構成の説明図である。 プログラマブル論理回路の再構成の説明図である。 プログラマブル論理回路の再構成の説明図である。 再構成処理のフローチャートである。 再構成処理のフローチャートである。 再構成処理のフローチャートである。 （ａ）は半導体装置の動作を示すタイミング図、（ｂ）は比較例の動作を示すタイミング図である。

以下、一実施形態を添付図面に従って説明する。
図１に示すように、処理装置１０は、再構成制御回路１１、プログラマブル論理回路１２、中央演算処理装置（以下、ＣＰＵ）１３、メモリインタフェース（「メモリＩ／Ｆ」と表記）１４を有し、それらはバス１５を介して互いに通信可能に接続されている。

メモリインタフェース１４は、メモリ１００と接続される。メモリ１００は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。再構成制御回路１１、プログラマブル論理回路１２、ＣＰＵ１３は、バス１５とメモリインタフェース１４を介してメモリ１００をアクセスする。

ＣＰＵ１３はメモリ１３ａを有している。メモリ１３ａは不揮発性メモリである。メモリ１３ａには、ＣＰＵ１３が実行するプログラムデータが格納されている。ＣＰＵ１３は、メモリ１３ａに格納されたプログラムデータに従って処理を順次実行する。ＣＰＵ１３は、プログラマブル論理回路１２にて実行する処理に応じた再構成情報を、メモリ１００とプログラマブル論理回路１２に格納する。ＣＰＵ１３は第１の制御回路の一例である。

再構成制御回路１１は、プログラマブル論理回路１２における論理回路の再構築を制御する。再構成制御回路１１は、メモリ１００に格納された再構成情報をプログラマブル論理回路１２に設定する。また、再構成制御回路１１は、プログラマブル論理回路１２に格納された再構成情報を読み出し、その再構成情報をプログラマブル論理回路１２に設定する。再構成制御回路１１は第２の制御回路の一例である。

プログラマブル論理回路１２は、設定される再構成情報に応じた論理回路を構築する機能を有している。プログラマブル論理回路１２は、複数の論理回路を構築可能である。また、プログラマブル論理回路１２は、１つの論理回路の動作中に、別の複数の論理回路の再構築が可能である。論理回路は例えば演算回路である。プログラマブル論理回路１２は、再構成情報を保持する情報保持部１２ａを有している。プログラマブル論理回路１２は、複数の処理ユニットを有している。プログラマブル論理回路１２は、再構成情報に応じて、複数の処理ユニットを互いに接続して論理回路を構築する。

再構成情報は、回路構成情報と動作パラメータを含む。回路構成情報は例えば、構築する論理回路に含める処理ユニットを指定するためのユニット情報と、２つの処理ユニットの間及び処理ユニットと外部回路の間を接続するための接続情報を含む。動作パラメータは、構築した論理回路の動作のための初期値や、設定値を含む。設定値は、例えば処理ユニットが行う処理に必要なデータの構成を示す値（例えばビット数）や、処理により生成するデータの量、である。

ＣＰＵ１３は、メモリ１００のプログラム領域１０２とプログラマブル論理回路１２の情報保持部１２ａに回路構成情報を設定する。また、ＣＰＵ１３は、メモリ１００のプログラム領域１０２に、プログラマブル論理回路１２の動作に必要な動作パラメータを設定する。

再構成制御回路１１は、プログラマブル論理回路１２における論理回路の再構築を制御する。再構成制御回路１１は、ＣＰＵ１３の指示に従って、メモリ１００のプログラム領域１０２に格納された回路構成情報と動作パラメータを読み出し、その回路構成情報と動作パラメータをプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された回路構成情報に応じた論理回路を構築する。この論理回路は、設定された動作パラメータに基づいて、メモリ１００のデータ領域１０１から読み出したデータ（リードデータ）を処理し、処理後のデータ（ライトデータ）をデータ領域１０１に格納する。そして、論理回路は、処理終了フラグ出力する。

また、再構成制御回路１１は、プログラマブル論理回路１２から出力される処理終了フラグに基づいて、プログラマブル論理回路１２の情報保持部１２ａに格納された回路構成情報を読み出し、メモリ１００のプログラム領域１０２に格納された動作パラメータを読み出す。そして、再構成制御回路１１は、回路構成情報及び動作パラメータをプログラマブル論理回路１２に設定する。上記と同様に、プログラマブル論理回路１２は、設定された回路構成情報に応じた論理回路を構築する。この論理回路は、設定された動作パラメータに基づいて、メモリ１００のデータ領域１０１から読み出したデータ（リードデータ）を処理し、処理後のデータ（ライトデータ）をデータ領域１０１に格納する。

図２は、プログラマブル論理回路１２の構成例と、再構成制御回路１１、プログラマブル論理回路１２、ＣＰＵ１３、及びメモリ１００の間の各種信号の授受を説明するものである。なお、図２では、図１に示すメモリインタフェース１４及びバス１５を省略している。

プログラマブル論理回路１２は、複数（図２では２４個）の処理ユニットＥ００〜Ｅ２３と接続部ＮＵを有している。処理ユニットＥ０１〜Ｅ２０は例えば演算器である。処理ユニットＥ２１〜Ｅ２４は例えば出力インタフェース部である。以下の説明において、演算器Ｅ０１〜Ｅ２０、出力インタフェース部Ｅ２１〜Ｅ２４を用いる場合がある。

接続部ＮＵは、回路構成情報に従って、回路構成情報に応じた処理ユニットを互いに接続する。また、接続部ＮＵは、回路構成情報に応じた処理ユニットを図１に示すバス１５に接続する。例えば、図５に示すように、接続部ＮＵは、第１の回路構成情報に応じて、処理ユニットＥ０１と処理ユニットＥ０５の間を接続する。同様に接続部ＮＵは、第１の回路構成情報に応じて、処理ユニットＥ０５−Ｅ０９、処理ユニットＥ０９−Ｅ１４、処理ユニットＥ１４−Ｅ１９、処理ユニットＥ１９−Ｅ２２を接続する。また、接続部ＮＵは、第１の回路構成情報に応じて、処理ユニットＥ０１，Ｅ２２を図１に示すバス１５に接続する。

また、接続部ＮＵは、第２の回路構成情報に応じて、処理ユニットＥ０２−Ｅ１０−Ｅ１３−Ｅ２１を接続するとともに、処理ユニットＥ０２，Ｅ２１を図１に示すバス１５に接続する。また、接続部ＮＵは、第３の回路構成情報に応じて、処理ユニットＥ０３−Ｅ０６−Ｅ１１−Ｅ１５−Ｅ２３を接続するとともに、処理ユニットＥ０３，Ｅ２３を図１に示すバス１５に接続する。

処理ユニットＥ２１は、情報保持部ＲＲ１を有している。同様に、処理ユニットＥ２２〜Ｅ２４は、情報保持部ＲＲ２〜ＲＲ４を有している。これらの情報保持部ＲＲ１〜ＲＲ４は、図１に示す情報保持部１２ａの一例である。

処理ユニットＥ２１〜Ｅ２４は例えば出力インタフェース部である。プログラマブル論理回路１２において再構築される論理回路はデータをプログラマブル論理回路１２の外部に出力するため、少なくとも１つの出力インタフェース部、つまり処理ユニットＥ２１〜Ｅ２４を含む。

メモリ１００のプログラム領域１０２は、情報保持部ＲＲ１〜ＲＲ４を含む処理ユニットＥ２１〜Ｅ２４に対応する４つのメモリ領域１１１〜１１４を含む。ＣＰＵ１３は、各メモリ領域１１１〜１１４に、プログラマブル論理回路１２にて最初に実施する処理のための回路構成情報ＣＩ１を格納する。また、ＣＰＵ１３は、各メモリ領域１１１〜１１４に、対応する処理ユニットＥ０１〜Ｅ２４を利用する処理のための動作パラメータＥＰ１，ＥＰ２を設定する。

ＣＰＵ１３は、各処理ユニットＥ２１〜Ｅ２４の情報保持部ＲＲ１〜ＲＲ４に、各処理ユニットＥ２１〜Ｅ２４を利用する処理の次に実行する処理のための回路構成情報ＣＩ２を設定する。

ＣＰＵ１３は、再構成制御回路１１に対して再構成制御信号ＥＣ１を出力する。
再構成制御回路１１は、再構成制御信号ＥＣ１に応答してプログラマブル論理回路１２に対する最初の処理のための再構成処理を行う。この再構成処理において、再構成制御回路１１は、先ずメモリ領域１１１〜１１４に格納された最初の処理のための回路構成情報ＣＩ１を各メモリ領域１１１〜１１４から読み出し、この回路構成情報ＣＩ１をプログラマブル論理回路１２に出力する。プログラマブル論理回路１２は、回路構成情報ＣＩ１に応じた論理回路を再構成する。

次に、再構成制御回路１１は、メモリ領域１１１〜１１４に格納された最初の処理のための動作パラメータＥＰ１を各メモリ領域１１１〜１１４から読み出し、この動作パラメータＥＰ１をプログラマブル論理回路１２に出力する。プログラマブル論理回路１２は、供給される動作パラメータＥＰ１を対応する処理ユニットに設定する。

そして、再構成制御回路１１は、プログラマブル論理回路１２における再構成処理を終了し、終了フラグＥＦａを出力する。
ＣＰＵ１３は、再構成制御回路１１から出力される終了フラグＥＦａに応答して、プログラマブル論理回路１２に実行制御信号ＥＸ１を出力する。

プログラマブル論理回路１２は、実行制御信号ＥＸ１に応答して、構築した各論理回路を起動する。各論理回路は、動作パラメータＥＰ１に基づいて、メモリ１００のデータ領域１０１の処理データを読み出し、その処理データに対して所定の処理（例えば、演算処理）を実施する。そして、実行中の論理回路に含まれる処理ユニットＥ２１〜Ｅ２４は、処理後のデータを、動作パラメータＥＰ１に応じたメモリ１００の領域に格納する。

各処理ユニットＥ２１〜Ｅ２４は、それぞれが含まれる論理回路の処理に従って終了フラグ（ＥＦｂ１〜ＥＦｂ４）を出力する。
再構成制御回路１１は、終了フラグＥＦｂ１〜ＥＦｂ４を受け、処理を終了した論理回路を判定する。再構成制御回路１１は、処理を終了した論理回路に含まれる処理ユニットの情報保持部ＲＲ１〜ＲＲ４から次に実行する処理のための回路構成情報ＣＩ２を読み出す。また、再構成制御回路１１は、次に実行する処理のための動作パラメータＥＰ２を対応するメモリ領域１１１〜１１４から読み出す。そして、再構成制御回路１１は、情報保持部ＲＲ１〜ＲＲ４から読み出した回路構成情報ＣＩ２とメモリ領域から読み出した動作パラメータＥＰ２をプログラマブル論理回路１２に出力する。プログラマブル論理回路１２は、回路構成情報ＣＩ２に応じた論理回路を再構成し、論理回路に含まれる処理ユニットに動作パラメータＥＰ２を設定する。

そして、再構成制御回路１１はプログラマブル論理回路１２に実行制御信号ＥＸ２を出力する。
プログラマブル論理回路１２は、実行制御信号ＥＸ２に応答して、構築した各論理回路を起動する。各論理回路は、動作パラメータＥＰ２に基づいて、メモリ１００のデータ領域１０１の処理データを読み出し、その処理データに対して所定の処理（例えば、演算処理）を実施する。そして、実行中の論理回路に含まれる処理ユニットＥ２１〜Ｅ２４は、処理後のデータを、動作パラメータＥＰ１に応じたメモリ１００の領域に格納する。

上記したように、終了フラグＥＦｂ１〜ＥＦｂ４は、処理を終了した論理回路に含まれる処理ユニットＥ２１〜Ｅ２４から出力される。再構成制御回路１１は、この終了フラグＥＦｂ１〜ＥＦｂ４に基づいて、次の処理のための回路構成情報ＣＩ２を、処理を終了した論理回路に含まれる処理ユニットから読み出す。また、再構成制御回路１１は、処理が終了した論理回路の処理ユニットＥ２１〜Ｅ２４に対応するメモリ領域１１１〜１１４から動作パラメータＥＰ２を読み出す。そして、再構成制御回路１１は、回路構成情報ＣＩ２及び動作パラメータＥＰ２を、プログラマブル論理回路１２に供給し、プログラマブル論理回路１２を再構築する。

従って、プログラマブル論理回路１２において処理を実行中の論理回路があっても、別の論理回路の再構築し、その再構築した論理回路における処理の実行が可能となる。このため、プログラマブル論理回路１２において再構築された複数の論理回路の全ての処理が終了した後に次の処理のための論理回路を再構築する場合と比べ、プログラマブル論理回路１２に含まれる処理ユニットを有効に使用することができる。そして、連続的に実施する複数の処理における待ち時間を少なくし、プログラマブル論理回路１２船体における処理時間を短縮することができる。

図３は、再構成制御回路１１と処理ユニットＥ２１〜Ｅ２４（出力インタフェース部Ｅ２１〜Ｅ２４）の構成例を説明するものである。なお、出力インタフェース部Ｅ２１〜Ｅ２４は互いに同じ構成であるため、出力インタフェース部Ｅ２１について主に説明し、出力インタフェース部Ｅ２２〜Ｅ２４の説明の一部を省略する。また、図３において、出力インタフェース部Ｅ２２〜Ｅ２４に含まれる部材を省略する。なお、図３では、図１に示すメモリインタフェース１４及びバス１５を省略している。

出力インタフェース部Ｅ２１は、レジスタ３１〜３３、データ制御部３４、インタフェース制御部３５を有している。
第１のレジスタ３１と第２のレジスタ３２は、出力インタフェース部Ｅ２１の動作パラメータを格納するために設けられている。例えば、第１のレジスタ３１に格納される動作パラメータは出力サイズであり、第２のレジスタ３２に格納される動作パラメータは出力アドレスである。出力サイズは、メモリ１００に対して１回の転送より転送するデータの量であり、出力アドレスはデータを書き込む領域を指定するものである。第３のレジスタ３３は、回路構成情報ＣＩ２を格納するために設けられている。レジスタ３１〜３３は、情報保持部ＲＲ１の一例である。尚、図示しないが、出力インタフェース部Ｅ２２〜Ｅ２４は同様にレジスタ３１〜３３をそれぞれ有し、これらのレジスタ３１〜３３は情報保持部ＲＲ２〜ＲＲ４の一例である。

データ制御部３４には、この出力インタフェース部Ｅ２１に接続された処理ユニットの出力データＳＤ１が供給される。データ制御部３４は、出力データＳＤ１のデータ量を監視し、最初のデータ到着を意味する制御信号をインタフェース制御部３５に出力し、更にデータ量が出力サイズ分に達した時点で終了を意味する制御信号をインタフェース制御部３５に出力する。

インタフェース制御部３５は、データ制御部３４から出力される制御信号に応答して、レジスタ３１の出力サイズＯＳとレジスタ３２の出力アドレスＯＡに基づいて、データ制御部３４に保持された出力データＤ０をメモリ１００に出力する。これにより、データ制御部３４のデータが、出力アドレスにて指定されるメモリ１００のデータ領域１０１に格納される。

また、インタフェース制御部３５は、メモリ１００に対してデータを出力すると、終了フラグＥＦｂ１を出力する。同様に、各出力インタフェース部Ｅ２２〜Ｅ２４のインタフェース制御部は、出力データＳＤ２〜ＳＤ４に応じたデータＤ１〜Ｄ３をメモリ１００に対して出力し、終了フラグＥＦｂ２〜ＥＦｂ４を出力する。

再構成制御回路１１は、回路再構成制御部２１、出力選択部２２、情報選択部２３、アドレス制御部２４を含む。
アドレス制御部２４は、終了フラグＥＦｂ１〜ＥＦｂ４に基づいて、処理を終了した出力インタフェース部Ｅ２１〜Ｅ２４に対応するメモリ領域１１１〜１１４をアクセスするためのアドレスを決定する。プログラマブル論理回路１２にて実行する処理にて利用される出力インタフェース部Ｅ２１〜Ｅ２４と処理の順番は予め決定されている。例えば、プログラマブル論理回路１２が実行する処理に従ってポインタを変更し、そのポインタと終了フラグＥＦｂ１〜ＥＦｂ４にしたがってアドレスを決定する。そして、アドレス制御部２４は、決定したアドレスをメモリ１００に出力する。メモリ１００は、アドレス制御部２４から供給されるアドレスに基づいて、対応するメモリ領域１１１〜１１４の動作パラメータを出力する。

情報選択部２３は、終了フラグＥＦｂ１〜ＥＦｂ４に基づいて、処理を終了した出力インタフェース部を判定し、判定結果に基づいて処理を終了した出力インタフェース部のレジスタ３３から回路構成情報を読み出す。例えば、情報選択部２３は終了フラグＥＦｂ１に基づいて出力インタフェース部Ｅ２１のレジスタ３３から回路構成情報ＣＩ２１を読み出す。同様に、情報選択部２３は、終了フラグＥＦｂ２〜ＥＦｂ４に基づいて、出力インタフェース部Ｅ２２〜Ｅ２４のレジスタから回路構成情報ＣＩ２２〜ＣＩ２４を読み出す。そして、情報選択部２３は、レジスタから読み出した回路構成情報を回路再構成制御部２１に出力する。なお、図３では、回路構成情報ＣＩ２１〜ＣＩ２４の何れか１つをしめすために「ＣＩ２」を用いている。なお、動作パラメータＥＰ２についても同様である。

回路再構成制御部２１は、回路構成情報ＣＩ２と動作パラメータＥＰ２を出力選択部２２に出力する。出力選択部２２は、回路構成情報ＣＩ２をプログラマブル論理回路１２に出力する。プログラマブル論理回路１２は、回路構成情報ＣＩ２に応じた論理回路を構築する。出力選択部２２は、回路構成情報ＣＩ２に基づいて、次に動作する処理ユニットに動作パラメータＥＰ２を設定する。

例えば、回路構成情報ＣＩ２に基づいて、次に実行する論理回路は出力インタフェース部Ｅ２１を含む。この場合、出力選択部２２は、出力インタフェース部Ｅ２１のレジスタ３１，３２に動作パラメータＥＰ２１を設定する。同様に、次に実行する論理回路に出力インタフェース部Ｅ２２〜Ｅ２４が含まれる場合、出力選択部２２は、出力インタフェース部Ｅ２２〜Ｅ２４のレジスタに動作パラメータＥＰ２２〜ＥＰ２４を設定する。

したがって、再構成制御回路１１は、回路構成情報ＣＩ２と動作パラメータＥＰ２に基づいて、次に処理を実行する論理回路の再構成を制御する。回路構成情報ＣＩ２は、再構成する論理回路に含まれる処理ユニットを指定する情報（ユニット番号）が含まれる。再構成制御回路１１は、回路構成情報ＣＩ２をプログラマブル論理回路１２に出力する。また、再構成制御回路１１は、プログラマブル論理回路１２において再構成される論理回路に含まれる処理ユニットに動作パラメータＥＰ２を設定する。

次に、プログラマブル論理回路１２に対する再構成処理の流れを説明する。なお、処理の説明において用いる部材等は、上記の図１〜図４を参照されたい。
図８に示すように、先ず、ステップ２０１において、ＣＰＵ１３は、プログラマブル論理回路１２と図１に示すメモリ１００に対して、回路構成情報及び動作パラメータを設定する。そして、ＣＰＵ１３は、再構成制御信号ＥＣ１を出力する。

次に、ステップ２０２において、再構成制御回路１１は、再構成制御信号ＥＣ１に応答してプログラマブル論理回路１２を再構成し、終了フラグＥＦａを出力する。ＣＰＵ１３は、その終了フラグＥＦａに応答して実行制御信号ＥＸ１を出力し、プログラマブル論理回路１２を起動する。

次に、ステップ２０３において、再構成制御回路１１は、終了フラグＥＦｂ１〜ＥＦｂ４があるか否かを判定する。終了フラグＥＦｂ１〜ＥＦｂ４がない（出力されていない）場合、ステップ２０３へ移行し、終了フラグＥＦｂ１〜ＥＦｂ４がある（出力されている）場合、次のステップ２０４へ移行する。

ステップ２０４において、再構成制御回路１１は、終了フラグＥＦｂ１〜ＥＦｂ４を出力する出力インタフェース部のユニット番号に応じて、ステップ２０５ａ〜２０５ｄの処理を実行する。例えば、終了フラグが出力インタフェース部Ｅ２１から出力される場合、ステップ２０５ａの処理を実行する。同様に、終了フラグが出力インタフェース部Ｅ２２〜Ｅ２４から出力される場合、ステップ２０５ｂ〜２０５ｄの処理を実行する。

ステップ２０５ａにおいて、再構成制御回路１１は、図２に示す処理ユニットＥ２１（出力インタフェース部Ｅ２１）のレジスタ３３から読み出した回路構成情報ＣＩ２１と、終了フラグに応じてメモリ領域１１１（図２参照）から出力される動作パラメータＥＰ２１に基づいてプログラマブル論理回路１２を再構成する。そして、再構成制御回路１１は、プログラマブル論理回路１２において再構成した論理回路を起動する。

ステップ２０５ｂにおいて、再構成制御回路１１は、図２に示す処理ユニットＥ２２（出力インタフェース部Ｅ２２）のレジスタから読み出した回路構成情報ＣＩ２２と、終了フラグに応じてメモリ領域１１２（図２参照）から出力される動作パラメータＥＰ２２に基づいてプログラマブル論理回路１２を再構成する。そして、再構成制御回路１１は、プログラマブル論理回路１２において再構成した論理回路を起動する。

ステップ２０５ｃにおいて、再構成制御回路１１は、図２に示す処理ユニットＥ２３（出力インタフェース部Ｅ２３）のレジスタから読み出した回路構成情報ＣＩ２３と、終了フラグに応じてメモリ領域１１３（図２参照）から出力される動作パラメータＥＰ２３に基づいてプログラマブル論理回路１２を再構成する。そして、再構成制御回路１１は、プログラマブル論理回路１２において再構成した論理回路を起動する。

ステップ２０５ｄにおいて、再構成制御回路１１は、図２に示す処理ユニットＥ２４（出力インタフェース部Ｅ２４）のレジスタから読み出した回路構成情報ＣＩ２４と、終了フラグに応じてメモリ領域１１４（図２参照）から出力される動作パラメータＥＰ２４に基づいてプログラマブル論理回路１２を再構成する。そして、再構成制御回路１１は、プログラマブル論理回路１２において再構成した論理回路を起動する。

次に、ステップ２０６において、再構成制御回路１１は、全ての論理回路を実行したか否かを判定する。実行する論理回路がある場合、ステップ２０３へ移行し、全ての論理回路を実行した場合、処理を終了する。

ここで、プログラマブル論理回路１２において実施する処理を説明する。
図４（ａ）に示すように、処理Ａ０は、処理Ａ１と処理Ａ２と処理Ａ３を含む。例えば、処理Ａ１は、図１に示すメモリ１００のデータ領域１０１から読み出したデータを処理し、処理後のデータをデータ領域１０１に格納する。処理Ａ２は、処理Ａ１によってデータ領域１０１に格納されたデータを読み出し、そのデータを処理してデータ領域１０１に格納する。処理Ａ３は、処理Ａ１によってデータ領域１０１に格納されたデータを読み出し、そのデータを処理してデータ領域１０１に格納する。したがって、これらの処理Ａ１〜Ａ３の実行順序は矢印で示すように、先ず処理Ａ１を実行し、次に処理Ａ２を実行し、最後に処理Ａ３を実行する。

図４（ｂ）に示すように、処理Ｂ０は、処理Ｂ１と処理Ｂ２を含む。例えば、処理Ｂ１は、図１に示すメモリ１００のデータ領域１０１から読み出したデータを処理し、処理後のデータをデータ領域１０１に格納する。処理Ｂ２は、処理Ｂ１によってデータ領域１０１に格納されたデータを読み出し、そのデータを処理してデータ領域１０１に格納する。したがって、これらの処理Ｂ１，Ｂ２の実行順序は矢印で示すように、先ず処理Ｂ１を実行し、次に処理Ｂ２を実行する。

図４（ａ）に示すように、処理Ｃ０は、処理Ｃ１を含む。例えば、処理Ｃ１は、図１に示すメモリ１００のデータ領域１０１から読み出したデータを処理し、処理後のデータをデータ領域１０１に格納する。

なお、上記の処理Ａ０（Ａ１〜Ａ３），Ｂ０（Ｂ１，Ｂ２），Ｃ０（Ｃ１）は演算処理である。このため、各処理Ａ０（Ａ１〜Ａ３），Ｂ０（Ｂ１，Ｂ２），Ｃ０（Ｃ１）を演算Ａ０（Ａ１〜Ａ３），Ｂ０（Ｂ１，Ｂ２），Ｃ０（Ｃ１）として説明する場合がある。

次に、再構成情報によりプログラマブル論理回路１２に構築する論理回路の一例を説明する。
例えば、図２に示すプログラマブル論理回路１２において、図４（ａ）〜図４（ｃ）に示す各処理を実行するための論理回路を構築する。

例えば、図４（ａ）に示す処理Ａ１は、図５に示す処理ユニットＥ０２−Ｅ１０−Ｅ１３−Ｅ２１を含む論理回路により実施される。したがって、処理Ａ１に対応する再構成情報（回路構成情報）は、各処理ユニットＥ０２，Ｅ１０，Ｅ１３，Ｅ２１を示すユニット番号と、処理ユニットＥ０２，Ｅ１０，Ｅ１３，Ｅ２１を接続する接続情報を含む。処理ユニットＥ０２には、処理Ａ１に必要なデータＤＩａ１が供給される。そして、処理ユニットＥ２１は、処理Ａ１の処理結果であるデータＤＯａ１を出力する。

図４（ｂ）に示す処理Ｂ１は、図５に示す処理ユニットＥ０１−Ｅ０５−Ｅ０９−Ｅ１４−Ｅ１９−Ｅ２２を含む論理回路により実施される。処理Ｂ１に対応する再構成情報（回路構成情報）は、各処理ユニットＥ０１，Ｅ０５，Ｅ０９，Ｅ１４，Ｅ１９，Ｅ２２のユニット番号と接続情報を含む。処理ユニットＥ０１には、処理Ｂ１に必要なデータＤＩｂ１が供給される。処理ユニットＥ２２は、処理Ｂ１の処理結果であるデータＤＯｂ１を出力する。

図４（ｃ）に示す処理Ｃ１は、図５に示す処理ユニットＥ０３−Ｅ０６−Ｅ１１−Ｅ１５−Ｅ２３を含む論理回路により実施される。処理Ｃ１に対応する再構成情報（回路構成情報）は、各処理ユニットＥ０３，Ｅ０６，Ｅ１１，Ｅ１５，Ｅ２３のユニット番号と接続情報を含む。処理ユニットＥ０３には、処理Ｃ１に必要なデータＤＩｃ１が供給される。処理ユニットＥ２３は、処理Ｃ１の処理結果であるデータＤＯｃ１を出力する。

図４（ａ）に示す処理Ａ２は、図６に示す処理ユニットＥ０２−Ｅ０８−Ｅ１０−Ｅ１３−Ｅ２１を含む論理回路により実施される。したがって、処理Ａ２に対応する再構成情報（回路構成情報）は、各処理ユニットＥ０２，Ｅ０８，Ｅ１０，Ｅ１３，Ｅ２１のユニット番号と接続情報を含む。処理ユニットＥ０２には、処理Ａ２に必要なデータＤＩａ２が供給される。そして、処理ユニットＥ２１は、処理Ａ２の処理結果であるデータＤＯａ２を出力する。

図４（ｂ）に示す処理Ｂ２は、図６に示す処理ユニットＥ０１−Ｅ０９−Ｅ１４−Ｅ２０−Ｅ２２を含む論理回路により実施される。処理Ｂ２に対応する再構成情報（回路構成情報）は、各処理ユニットＥ０１，Ｅ０９，Ｅ１４，Ｅ２０，Ｅ２２のユニット番号と接続情報を含む。処理ユニットＥ０１には、処理Ｂ２に必要なデータＤＩｂ２が供給される。処理ユニットＥ２２は、処理Ｂ２の処理結果であるデータＤＯｂ２を出力する。

図４（ａ）に示す処理Ａ３は、図７に示す処理ユニットＥ０３−Ｅ０７−Ｅ１２−Ｅ１９−Ｅ２３を含む論理回路により実施される。したがって、処理Ａ３に対応する再構成情報（回路構成情報）は、各処理ユニットＥ０３，Ｅ０７，Ｅ１２，Ｅ１９，Ｅ２３を示すユニット番号と接続情報を含む。処理ユニットＥ０３には、処理Ａ３に必要なデータＤＩａ３が供給される。そして、処理ユニットＥ２３は、処理Ａ３の処理結果であるデータＤＯａ３を出力する。

次に、回路構成情報及び動作パラメータの設定処理の一例を説明する。
図９に示すステップ２２１〜２２３は、図８に示すステップ２０１のサブステップである。

先ず、ステップ２２１において、図４（ａ）に示す処理Ａ０の再構成情報を設定する。即ち、ステップ２２１ａにおいて、メモリ１００に演算Ａ１に関する回路構成情報及び動作パラメータを設定する。そして、演算Ａ１において使用する出力インタフェース部Ｅ２１のレジスタ３３に、演算Ａ２に関する回路構成情報を設定する。次いで、ステップ２２１ｂにおいて、メモリ１００に演算Ａ２に関する動作パラメータを設定する。そして、演算Ａ１において使用する出力インタフェース部Ｅ２１のレジスタ３３に、演算Ａ３に関する回路構成情報を設定する。次いで、ステップ２２１ｃにおいて、メモリ１００に演算Ａ３に関する動作パラメータを設定する。そして、演算Ａ３において使用する出力インタフェース部Ｅ２１のレジスタ３３に「次回実行無し」を設定する。

次に、ステップ２２２において、図４（ｂ）に示す処理Ｂ０の再構成情報を設定する。即ち、ステップ２２２ａにおいて、メモリ１００に演算Ｂ１に関する回路構成情報及び動作パラメータを設定する。そして、演算Ｂ１において使用する出力インタフェース部Ｅ２２のレジスタ３３に、演算Ｂ２に関する回路構成情報を設定する。次いで、ステップ２２２ｂにおいて、メモリ１００に演算Ｂ２に関する動作パラメータを設定する。そして、演算Ｂ２において使用する出力インタフェース部Ｅ２２のレジスタ３３に「次回実行無し」を設定する。

次に、ステップ２２３において、図４（ｃ）に示す処理Ｃ０の再構成情報を設定する。即ち、ステップ２２３ａにおいて、メモリ１００に演算Ｃ１に関する回路構成情報及び動作パラメータを設定する。そして、演算Ｃ１において使用する出力インタフェース部Ｅ２１のレジスタ３３に「次回実行無し」を設定する。

次に、出力インタフェース部Ｅ２１〜Ｅ２４に対する処理の一例を説明する。なお、各出力インタフェース部Ｅ２１〜Ｅ２４に対する処理は互いに同じであるため、出力インタフェース部Ｅ２１に対する処理を説明する。

図１０に示すステップ２３１〜２３７は、図８に示すステップ２０５ａのサブステップである。
先ず、ステップ２３１において、次に構築する論理回路のための回路構成情報を図３に示すレジスタ３３から取得する。そして、ステップ２３２において、実行無しが設定されているか否かを判定する。レジスタ３３に実行無しが設定されている場合、この処理を終了する。一方、レジスタ３３に次の回路構成情報が設定されている場合、次のステップ２３３へ移行する。

ステップ２３３において、回路構成情報をプログラマブル論理回路１２に設定する。これにより、次に処理を実行する論理回路が構築される。
次に、ステップ２３４において、図３に示すメモリ領域１１１から動作パラメータを取得し、ステップ２３５において、構築した論理回路に含まれる処理ユニットに対して動作パラメータを設定する。

次に、ステップ２３６において、次の回路構成情報を出力インタフェース部のレジスタに設定する。このとき、ステップ２３３において構築した論理回路に含まれる出力インタフェース部のレジスタ３３に、次に処理を実行する論理回路のための回路構成情報を格納する。

例えば、所定の処理は、ｎ回（１≦ｎ）の再構成処理により構築する論理回路によって実施される。そして、上記のステップ２３３において、ｍ回目（１≦ｍ＜ｎ）の再構成処理によって論理回路が構築される。この場合、ステップ２３６では、ｍ＋１回目以降の再構成処理に用いられる回路構成情報が、ｍ回目の論理回路に含まれる出力インタフェース部のレジスタ３３に格納される。

次に、ステップ２３７において、構築した論理回路に含まれる処理ユニットに対し、実行を指示する。
次に、処理装置１０の作用を説明する。

図１１（ａ）に示すように、ＣＰＵ１３は、再構成制御信号ＥＣ１を出力する。再構成制御回路１１は、再構成制御信号ＥＣ１に応答して処理Ａ１，Ｂ１，Ｃ１の再構成情報をプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された再構成情報に応じた論理回路を構築する。次に、ＣＰＵ１３が実行制御信号ＥＸ１を出力する。プログラマブル論理回路１２に構築された複数の論理回路は、それぞれ処理Ａ１，Ｂ１，Ｃ１を実行する。

先ず、処理Ａ１が終了すると、再構成制御回路１１は、次の処理Ａ２の再構成情報をプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された再構成情報に応じた論理回路を構築する。そして、再構成制御回路１１は、実行制御信号ＥＸ２を出力する。プログラマブル論理回路１２に構築された論理回路は、処理Ａ２を実行する。

このとき、処理Ｂ１，Ｃ１は実行中である。このように、処理Ｂ１，Ｃ１の実行中に、次の処理Ａ２の論理回路が構築され、その処理Ａ２が実行される。
次に、処理Ｂ１が終了すると、再構成制御回路１１は、次の処理Ｂ２の再構成情報をプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された再構成情報に応じた論理回路を構築する。そして、再構成制御回路１１は、実行制御信号ＥＸ２を出力する。プログラマブル論理回路１２に構築された論理回路は、処理Ｂ２を実行する。

次に、処理Ｃ１が終了すると、再構成制御回路１１は、処理Ｃ１について次に実行する処理が無いため、処理Ｃ０に係る処理を終了する。
先ず、処理Ａ２が終了すると、再構成制御回路１１は、次の処理Ａ３の再構成情報をプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された再構成情報に応じた論理回路を構築する。そして、再構成制御回路１１は、実行制御信号ＥＸ２を出力する。プログラマブル論理回路１２に構築された論理回路は、処理Ａ３を実行する。

次に、処理Ｂ２が終了すると、再構成制御回路１１は、処理Ｂ２について次に実行する処理が無いため、処理Ｂ０に係る処理を終了する。
次に、処理Ａ３が終了すると、再構成制御回路１１は、処理Ａ３について次に実行する処理が無いため、処理Ａ０に係る処理を終了する。

次に、比較例を説明する。なお、ここで説明する比較例は、ＣＰＵが複数の処理に係る再構成情報の設定を管理するものである。なお、同様の部材については上記の実施形態と同じ名称及び符号を用いて説明する。

図１１（ｂ）に示すように、ＣＰＵ１３は、再構成制御信号ＥＣ１を出力する。再構成制御回路１１は、再構成制御信号ＥＣ１に応答して処理Ａ１，Ｂ１，Ｃ１の再構成情報をプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された再構成情報に応じた論理回路を構築する。次に、ＣＰＵ１３が実行制御信号ＥＸ１を出力する。プログラマブル論理回路１２に構築された複数の論理回路は、それぞれ処理Ａ１，Ｂ１，Ｃ１を実行する。

先ず、処理Ａ１が終了する。次に、処理Ｂ１が終了する。そして、処理Ｃ１が終了すると、プログラマブル論理回路１２におけるすべての処理が終了する。このため、ＣＰＵ１３は、再構成制御信号ＥＣ１を出力し、再構成制御回路１１は次の処理Ａ２，Ｂ２の再構成情報をプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された再構成情報に応じた論理回路を構築する。そして、ＣＰＵ１３は、実行制御信号ＥＸ１を出力する。プログラマブル論理回路１２に構築された論理回路は、処理Ａ２，Ｂ２を実行する。

次に、先ず処理Ａ２が終了し、次いで処理Ｂ２が終了すると、ＣＰＵ１３は再構成制御信号ＥＣ１を出力し、再構成制御回路１１は、次の処理Ａ３の再構成情報をプログラマブル論理回路１２に設定する。プログラマブル論理回路１２は、設定された再構成情報に応じた論理回路を構築する。そして、ＣＰＵ１３は、実行制御信号ＥＸ１を出力する。プログラマブル論理回路１２に構築された論理回路は、処理Ａ３を実行する。

次に、処理Ａ３が終了すると、全ての処理を終了する。
このように、図１１（ａ）に示す本実施形態は、図１１（ｂ）に示す比較例と比べ、処理Ａ０，Ｂ０の処理に要する時間が短い。したがって、本実施形態は、処理時間を短縮することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）プログラマブル論理回路１２は、複数の処理ユニットＥ０１〜Ｅ２４を有している。処理ユニットＥ０１〜Ｅ２０は例えば演算器であり、処理ユニットＥ２１〜Ｅ２４は出力インタフェース部である。処理ユニットＥ２１〜Ｅ２４はそれぞれ情報保持部ＲＲ１〜ＲＲ４を有している。

ＣＰＵ１３は、メモリ１００のプログラム領域１０２に、最初に実行する処理の回路構成情報ＣＩ１と、各演算処理を実行するための動作パラメータＥＰ１，ＥＰ２を格納する。また、ＣＰＵ１３は、次回以降に実行する処理の回路構成情報ＣＩ２を、前回の演算処理に用いられる処理ユニットＥ２１〜Ｅ２４の情報保持部ＲＲ１〜ＲＲ４に格納する。再構成制御回路１１は、プログラマブル論理回路１２から出力される終了フラグＥＦｂ１〜ＥＦｂ４に基づいて、処理を終了した処理ユニットＥ２１〜Ｅ２４を選択し、その選択した処理ユニットＥ２１〜Ｅ２４の情報保持部ＲＲ１〜ＲＲ４に格納された回路構成情報ＣＩ２を取得する。そして、再構成制御回路１１は、回路構成情報ＣＩ２をプログラマブル論理回路１２に設定する。

従って、他の処理Ｂ１，Ｃ１を実行しているときに、読み出した回路構成情報ＣＩ２に基づいて処理Ａ２のための論理回路を構築することができる。このため、他の処理Ｂ１，Ｃ１の終了を待つことなく、次の処理Ａ２が開始できるため、処理時間の短縮を図ることができる。

（２）複数の処理ユニットＥ０１〜Ｅ２４のうち、データを出力する処理ユニットＥ２１〜Ｅ２４（出力インタフェース部Ｅ２１〜Ｅ２４）は、回路構成情報を格納する情報保持部ＲＲ１〜ＲＲ４を含む。プログラマブル論理回路１２において実行する処理では、データの出力が必要である。従って、出力インタフェース部Ｅ２１〜Ｅ２４に情報保持部ＲＲ１〜ＲＲ４を含めることで、処理の終了に応じて次の処理のための回路構成情報を容易に取得することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態のプログラマブル論理回路１２にて実行する処理Ａ０〜Ｃ０は、メモリ１００から読み出したデータを処理したが、外部装置から供給されるデータを処理するようにしてもよい。

また、処理後のデータをメモリ１００に格納したが、処理後のデータを外部装置へ出力するようにしてもよい。
・上記実施形態に対し、同じ処理を複数回繰り返し実行するようにしてもよい。例えば、図１１（ａ）において、処理Ａ１を複数回繰り返し実行した後、処理Ａ２を実行するようにしてもよい。

・上記実施形態では、最初に複数の処理Ａ１，Ｂ１，Ｃ１を実行するようにしたが、処理を開始するタイミングを適宜変更してもよい。例えば、３つの処理Ａ，Ｂ，Ｃを実行する場合、先ず処理Ａを実行し、処理Ａの終了に応じて処理Ａと処理Ｂを実行し、処理Ａ，Ｂの終了に応じて処理Ａ〜Ｃを実行するようにしてもよい。このように必要な処理を順次実行することにより、パイプライン処理の実行が可能となる。

・上記実施形態では、回路構成情報を保持する情報保持部（レジスタ３３）を出力インタフェース部Ｅ２１〜Ｅ２４に含めたが、他の処理ユニットＥ０１〜Ｅ２０に含めるようにしてもよい。

１０ 処理装置
１１ 再構成制御回路
１２ プログラマブル論理回路
１３ ＣＰＵ
Ｅ０１〜Ｅ２４ 処理ユニット
ＲＲ１〜ＲＲ４ 情報保持部
ＣＩ１，ＣＩ２ 回路構成情報
１００ メモリ
１０２ プログラム領域
１１１〜１１４ メモリ領域

Claims (6)

1. 複数の処理ユニットを含み回路構成情報に応じた前記処理ユニットにより論理回路を再構成するプログラマブル論理回路を有する処理装置であって、
   第１の処理に応じた第１の回路構成情報により構築される論理回路に含まれる前記処理ユニット内の情報保持部に、前記第１の処理に関連し前記第１の処理の次に実施される第２の処理に応じた第２の回路構成情報を格納し、前記第１の処理の実行制御信号を出力する第１の制御回路と、
   前記第１の処理の終了に応じて、前記情報保持部から取得した前記第２の回路構成情報により前記プログラマブル論理回路の再構成を制御する第２の制御回路と、
   を有することを特徴とする処理装置。
2. 前記第１の制御回路は、前記第２の回路構成情報を格納する前記情報保持部に、前記第２の処理に関連し前記第２の処理の次に実施する第３の処理に応じた第３の回路構成情報を格納し、
   前記第２の制御回路は、前記情報保持部から取得した前記第２の回路構成情報により前記第２の処理を実施する論理回路に含まれる前記処理ユニット内の前記情報保持部に前記第３の回路構成情報を設定し、前記第２の処理を実施する前記処理ユニットに処理の実行を指示すること、
   を特徴とする請求項１に記載の処理装置。
3. 前記第１の制御回路は、前記第１の回路構成情報をメモリに格納し、再構成制御信号を出力し、
   前記第２の制御回路は、前記再構成制御信号に応じて、前記メモリから取得した前記第１の回路構成情報により前記プログラマブル論理回路の再構成を制御して前記第１の処理に応じた論理回路を構築させること、
   を特徴とする請求項１又は２に記載の処理装置。
4. 前記第１の制御回路は、前記プログラマブル論理回路において再構成される論理回路に応じた実行パラメータを、前記メモリの複数のメモリ領域のうち前記第２の回路情報を取得する前記処理ユニットに応じたメモリ領域に格納し、
   前記第２の制御回路は、前記第２の回路構成情報を取得する前記情報保持部を含む前記処理ユニットに応じた前記メモリ領域に格納された動作パラメータを取得して再構成された論理回路の処理ユニットに設定すること、
   を特徴とする請求項３に記載の処理装置。
5. 複数の処理ユニットを含み回路構成情報に応じた前記処理ユニットにより論理回路を再構成するプログラマブル論理回路によって第１の演算処理と第２の演算処理を実施する処理装置であって、
   前記第１の演算処理は連続的に実施される第１の処理及び第２の処理を含み、
   前記第１の処理に応じた回路構成情報と前記第２の演算処理に応じた回路構成情報をメモリに格納し、前記第１の処理に応じた第１の回路構成情報により構築される論理回路に含まれる前記処理ユニット内の情報保持部に、前記第２の処理に応じた第２の回路構成情報を格納し、前記第１の処理の実行制御信号を出力する第１の制御回路と、
   前記実行制御信号に応じて、前記メモリから前記回路構成情報を読み出して前記プログラマブル論理回路に前記第１の処理に応じた論理回路と前記第２の演算処理に応じた論理回路を構築する再構成を制御し、前記第１の処理の終了に応じて、前記情報保持部から取得した前記第２の回路構成情報により前記プログラマブル論理回路の再構成を制御する第２の制御回路と、
   を有することを特徴とする処理装置。
6. 複数の処理ユニットを含み回路構成情報に応じた前記処理ユニットによりプログラマブル論理回路を再構成する処理装置の制御方法であって、
   第１の処理に応じた第１の回路構成情報により構築される論理回路に含まれる前記処理ユニット内の情報保持部に、前記第１の処理に関連し前記第１の処理の次に実施される第２の処理に応じた第２の回路構成情報を格納して前記第１の処理を実行させ、
   前記第１の処理の終了に応じて、前記情報保持部から取得した前記第２の回路構成情報により前記プログラマブル論理回路を再構成して前記第２の処理に応じた論理回路を構築すること、
   を特徴とする処理装置の制御方法。