JP2009182438A - 再構成論理回路装置および回路切替制御方法 - Google Patents

Abstract

【課題】 回路の切替を適切に行うことのできる再構成論理回路装置を提供する。
【解決手段】 再構成論理回路装置１０は、再構成論理回路１３と回路情報制御部１２と回路切替制御部１８を備える。再構成論理回路１３は、回路情報が書き込まれるコンフィギュレーションメモリ１５と、書き込まれた回路情報に応じた回路を構成可能なプログラマブル素子１６とを備える。回路情報制御部１２は、回路情報保持部１１に保持された複数の回路情報から一の回路情報を選択して、コンフィギュレーションメモリ１５に書き込む制御を行なう。回路切替制御部１８は、プログラマブル素子１６の回路の処理状態または処理結果に基づいて、回路情報制御部１２によって選択される回路情報を切り替える制御を行う。
【選択図】 図１

Description

本発明は、回路情報に応じて論理回路を動的に再構成可能な再構成論理回路装置に関するものである。

従来、論理回路を動的に再構築可能な再構成論理回路装置として、ＤＰＧＡ（Dynamically Programmable Gate Array）が知られている。ＤＰＧＡは、外部から与えられた回路情報に従って任意の論理回路を実現することができるプログラマブル論理回路の一種である。

ＤＰＧＡによって実現される回路は、その処理をパイプライン実行可能なように、あらかじめ複数の回路ブロックに分割される。ＤＰＧＡは、単一の回路ブロックを構成するにすぎないが、その回路ブロックを短時間で再構成することによって実質的にパイプライン処理を実行することができる。このようにして、ＤＰＧＡでは、実現しようとする回路の機能が提供される。

従来の再構成論理回路では、分岐処理（パイプライン処理）によって得られるデータとそのデータの出力先の回路ブロックの識別子が対応付けて分岐処理用メモリに格納されている。そして、分岐処理用メモリを所定のタイミングで定期的に監視し、データの数が所定数を超えた場合には、プログラマブル論理回路で現在構築されている回路ブロックを示す識別子に関連付けられたデータを、他のデータよりも優先してプログラマブル論理回路に処理させる（例えば特許文献１参照）。
特開２００６−３３５７９号公報

しかしながら、従来の再構成論理回路においては、所定のタイミングで定期的に回路切替の判断が行われるため、必ずしも再構成論理回路で実行されている処理の完了タイミングと回路切替のタイミングとが一致するとは限らないという問題があった。例えば、再構成論理回路装置で当初想定していなかった新規な機能を実現したい場合、回路情報を新規回路用に書き換える必要がある。そのような場合に、従来の再構成論理回路では、回路切替の判断が所定のタイミングで定期的に行われる。そのため、新規回路の処理中に回路切替のタイミングになってしまうことがあり、その回路の処理が終了するまで回路の切替を行うことができないという問題があった。もしくは、新規回路の処理が完了してしばらく時間が経過した後に回路切替タイミングになることがあり、その回路の処理が終了したにも関わらず、回路の切替のタイミングを無駄に待つ必要があるという問題があった。

また、従来の再構成論理回路では、次にどの回路情報を用いるかを決定する場合にも、予め決められたルールに従って次の回路情報が選択される。一方、再構成論理回路で行われる分岐処理内容によっては、特定の回路へすぐに切替えたいという要求がある。しかしながら、従来の再構成論理回路では、このような要求に必ずしも即座に応えることができないという問題があった。

本発明は、上記従来の問題を解決するためになされたもので、回路の切替を適切に行うことのできる再構成論理回路装置を提供することを目的とする。

本発明の再構成論理回路装置は、回路情報が書き込まれるコンフィギュレーションメモリと、書き込まれた前記回路情報に応じた回路を構成可能なプログラマブル素子とを備えた再構成論理回路と、回路情報保持部に保持された複数の回路情報から一の回路情報を選択して、前記コンフィギュレーションメモリに書き込む制御を行なう回路情報制御部と、前記プログラマブル素子の回路の処理状態または処理結果に基づいて、前記回路情報制御部によって選択される回路情報を切り替える制御を行う回路切替制御部と、を備えた構成を有している。

この構成により、プログラマブル素子の回路の処理状態または処理結果に基づいて、回路の切替が適切に行われる。例えば、回路の処理状態に基づいて、回路の処理が完了したときに適切なタイミングで回路の切替を行うことができる。また、回路の処理結果に基づいて、その処理内容に応じて適切な回路への切替を行うことができる。

本発明の再構成論理回路における回路切替制御方法は、回路情報が書き込まれるコンフィギュレーションメモリと、書き込まれた前記回路情報に応じた回路を構成可能なプログラマブル素子とを備えた再構成論理回路装置における回路切替制御方法であって、回路情報保持部に保持された複数の回路情報から一の回路情報を選択して、前記コンフィギュレーションメモリに書き込む制御において、前記プログラマブル素子の回路の処理状態または処理結果に基づいて、前記回路情報制御部によって選択される回路情報を切り替える制御を行う。

この方法によれば、プログラマブル素子の回路の処理状態または処理結果に基づいて、回路の切替が適切に行われる。例えば、回路の処理状態に基づいて、回路の処理が完了したときに適切なタイミングで回路の切替を行うことができる。また、回路の処理結果に基づいて、その処理内容に応じて適切な回路への切替を行うことができる。

本発明は、プログラマブル素子の回路の処理状態または処理結果に基づいて回路の切替制御を行う回路切替制御部を設けることにより、回路の切替を適切に行うことができるという効果を有する再構成論理回路装置を提供することができるものである。

以下、本発明の実施の形態の再構成論理回路装置について、図面を用いて説明する。この再構成論理回路装置は、多くの分岐処理を有する回路を再構成論理回路上に動的に再構成するのに有用であり、特に、データ通信処理や画像圧縮処理を実行する回路を提供するのに適している。

（第１の実施の形態）
本発明の第１の実施の形態の再構成論理回路装置の構成について、図１を用いて説明する。図１は、本実施の形態の再構成論理回路装置の構成を示すブロック図である。図１に示すように、再構成論理回路装置１０は、回路情報保持部１１と回路情報制御部１２と再構成論理回路１３と回路選択部１４を備えている。

回路情報保持部１１には、複数の回路情報（回路情報Ａ、Ｂ、…）が保持されている。この回路情報保持部１１は、例えばＲＡＭなどで構成されている。また、回路情報制御部１２は、例えばＣＰＵなどで構成されており、回路情報保持部１１に保持された複数の回路情報から一つの回路情報（例えば回路情報Ａ）を選択し、再構成論理回路１３のコンフィギュレーションメモリ１５に書き込む制御を行う。また、この回路情報制御部１２は、新規な回路情報を受け取って回路情報保持部１１に書き込む制御を行う。

再構成論理回路１３は、回路情報が書き込まれるコンフィギュレーションメモリ１５と、コンフィギュレーションメモリ１５に書き込まれた回路情報に応じた回路を構成可能なプログラマブル素子１６を備えている。すなわち、再構成論理回路１３の内部には、様々な論理回路を動的に実現可能なプログラマブル素子１６と、プログラマブル素子１６で実現される回路の回路情報を格納するコンフィギュレーションメモリ１５が備えられているともいえる。

プログラマブル素子１６は、所定のデータ処理を行うためのメインロジック部１７と、メインロジック部１７の処理情報や処理結果に基づいて回路の切替を制御する回路切替制御部１８を備えている。このメインロジック部１７は、コンフィギュレーションメモリ１５に書き込まれた回路情報に基づいて構成されている。

例えば、コンフィギュレーションメモリ１５に回路情報Ａが書き込まれた場合には、メインロジック部１７は回路Ａとして動作する。また、コンフィギュレーションメモリ１５に回路情報Ｂが書き込まれると（回路情報Ｂに書き換えられると）、メインロジック部１７は回路Ｂとして動作する。このように、プログラマブル素子１６は、コンフィギュレーションメモリ１５に書き込まれる回路情報に応じて様々な回路構成を実現することができる。

このコンフィギュレーションメモリ１５には、回路切替制御回路の回路情報が書き込まれている。これにより、再構成論理回路１３の内部には、プログラマブル素子１６で構成された回路として回路切替制御部１８が備えられる。この回路切替制御部１８は、回路情報制御部１２へ回路切替タイミング信号を出力するタイミング生成部１９を備えている。この回路切替タイミング信号は、回路情報を切り替えるタイミングを示す信号である。この場合、タイミング生成部１９は、メインロジック部１７から処理状態通知を受けたときに、メインロジック部１７の処理状態に基づいて回路切替タイミングを判断し、その回路切替タイミングを回路切替タイミング信号として出力するように構成されている。このタイミング生成部１９は、メインロジック部１７の処理状態に応じて回路情報を切り替えるタイミングを制御しており、本発明のタイミング制御部に相当するともいえる。

回路選択部１４は、回路情報制御部１２へ回路選択信号を出力するように構成されている。この回路選択信号は、回路情報制御部１２によって選択される回路情報を示す信号であり、次にコンフィギュレーションメモリ１５に書き込む回路情報を示す信号であるともいえる。回路選択部１４では、コンフィギュレーションメモリ１５に書き込む回路情報を、回路情報保持部１１の複数の回路情報の中から一つ選択し、回路選択情報として出力する。

以上のように構成された再構成論理回路装置１０について、回路の切替を行うときの動作を説明する。

本実施の形態では、メインロジック部１７が、処理状態通知を回路切替制御部１８（タイミング生成部１９）へ出力する。回路切替制御部１８のタイミング生成部１９では、メインロジック部１７からの処理状態通知を受けると、メインロジック部１７の内部の処理が完了するタイミングが判断されて、回路切替タイミング信号が回路情報制御部１２に出力される。このとき、回路選択部１４から回路情報制御部１２へ回路選択信号が出力される。

回路情報制御部１２は、回路切替タイミング信号と回路選択信号に基づいて、回路情報保持部１１に保持されている複数の回路情報（回路情報Ａ、Ｂ、…）のうちからいずれか一つを読み出してコンフィギュレーションメモリ１５に書き込む。

また、回路情報制御部１２は、回路情報保持部１１に保持されている回路情報を書き換えるための情報として新規回路情報を受け、回路情報保持部１１の回路情報の書き換えを行う。この書換えは、すべての回路情報を書き換えてもよいし、複数の回路情報のうちのいずれかを書き換えてもよい。

このような本発明の第１の実施の形態の再構成論理回路装置１０によれば、プログラマブル素子１６のメインロジック部１７の処理状態に基づいて回路の切替制御を行う回路切替制御部１８を設けることにより、回路の切替を適切に行うことができる。

すなわち、本実施の形態では、プログラマブル素子１６の回路の処理状態に基づいて、回路の切替が適切に行われる。例えば、回路の処理状態に基づいて、回路の処理が完了したときに適切なタイミングで回路の切替を行うことができる。

また、本実施の形態では、回路情報保持部１１に保持された回路情報を用いて、回路切替制御回路をプログラマブル素子１６で構成することができる。したがって、再構成論理回路１３の外部に回路切替制御部１８を別途設ける必要がないので、再構成論理回路装置１０を小型化することができる。

以上により、システム全体で規定されるタイミングや、所定のタイミング周期で定期的に発生するタイミングではなく、再構成論理回路１３で実現されるメインロジック部１７の処理の完了タイミングに合わせて、回路情報を切替えることが可能となる。

また、回路情報を新規回路に書き換える場合には、新規回路の回路情報として、メインロジック部１７の回路情報に加えて、そのメインロジック部１７の処理完了タイミングを受けて回路切替タイミングを生成するタイミング生成部１９の情報も含める。これにより、新規回路で実現する処理の完了タイミングに合わせて回路情報を切替えることが可能となる。

つまり、回路情報を新規回路に書換えた場合、その新規回路に回路切替制御回路が含まれているので、新規回路であってもその処理に適した回路切り替えを実現できる。更に、再構成論理回路１３の処理完了タイミングで回路書換えを指示することで、回路書換え時の無駄を無くすことができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態の再構成論理回路装置の構成について、図２を用いて説明する。ここでは、本実施の形態の再構成論理回路装置が、第1の実施の形態の構成と異なる点を中心に説明する。したがって、ここで特に言及しない限り、本実施の形態の構成は、第１の実施の形態と同様である。

図２は、本実施の形態の再構成論理回路装置の構成を示すブロック図である。図２に示すように、この再構成論理回路装置２０では、回路選択部２１が、再構成論理回路１３の内部に備えられている。具体的には、回路選択部２１が、プログラマブル素子１６で構成された回路として回路切替制御部１８の内部に備えられている。この回路選択部２１は、メインロジック部１７から処理結果を受けたときに、回路選択信号を出力するように構成されている。この回路選択部２１は、メインロジック部１７の処理結果に応じて次に選択される回路情報を決定しており、本発明の選択回路決定部に相当するともいえる。

以上のように構成された再構成論理回路装置２０について、その動作を説明する。ここでは、本実施の形態の動作が、第１の実施の形態と異なる点を中心に説明する。

本実施の形態では、メインロジック部１７が、処理状態通知を回路切替制御部１８（タイミング生成部１９）へ出力するとともに、その処理結果を回路切替制御部１８（回路選択部２１）へ出力する。回路切替制御部１８のタイミング生成部１９では、メインロジック部１７からの処理状態通知を受けると、メインロジック部１７の内部の処理が完了するタイミングが判断されて、回路切替タイミング信号が回路情報制御部１２に出力される。また、回路切替制御部１８では、メインロジック部１７からの処理結果を受けると、上記の回路切替タイミング信号で回路選択部２１から回路情報制御部１２へ回路選択信号が出力される。

そして、回路情報制御部１２は、回路切替タイミング信号と回路選択信号に基づいて、回路情報保持部１１に保持されている複数の回路情報（回路情報Ａ、Ｂ、…）のうちからいずれか一つを読み出してコンフィギュレーションメモリ１５に書き込む。

このような本発明の第２の実施の形態の再構成論理回路装置２０によれば、プログラマブル素子１６の回路の処理状態または処理結果に基づいて、回路の切替が適切に行われる。例えば、回路の処理状態に基づいて、回路の処理が完了したときに適切なタイミングで回路の切替を行うことができる。また、回路の処理結果に基づいて、その処理内容に応じて適切な回路への切替を行うことができる。

以上により、予め決めた回路切替内容決定ルールのみに従うことなく、メインロジック部１７で処理した結果に基づいて、次にどの回路情報に切替えるかを決定することが可能になる。

また、回路情報を新規回路に書き換える場合には、新規回路の回路情報として、メインロジック部１７の回路情報に加えて、そのメインロジック部１７の処理結果を受けて回路選択信号を生成する回路選択部２１の情報を含める。これにより、新規回路で実現する処理の結果に合わせて回路情報を切替えることが可能となる。

ここで、処理結果としては、メインロジック部１７で実現する処理結果を受けて、次の処理が分岐する場合、その分岐先を示す情報などが考えられる。具体的には、メインロジック部１７にて通信パケットの処理を行う場合、まずヘッダ解析を行い、その結果に基づいて次の処理としてフィルタリング処理を行う回路に切替えるか、あるいはデスクランブル処理を行う回路に切替えるなどが考えられる。

（第３の実施の形態）
次に、本発明の第３の実施の形態の再構成論理回路装置の構成について、図３を用いて説明する。ここでは、本実施の形態の再構成論理回路装置が、第２の実施の形態の構成と異なる点を中心に説明する。したがって、ここで特に言及しない限り、本実施の形態の構成は、第２の実施の形態と同様である。

図３は、本実施の形態の再構成論理回路装置の構成を示すブロック図である。図３に示すように、この再構成論理回路装置３０は、アクセスに要するサイクル数が少なく高速アクセス可能な回路情報保持部１１（例えばＲＡＭなど）と、アクセスに要するサイクル数が大きい第２回路情報保持部３１（例えばＨＤＤなど）を備えている。

また、メインロジック部１７は、処理状態通知と処理結果を回路切替制御部１８へ出力するように構成されている。回路切替制御部１８のタイミング生成部１９は、メインロジック部１７の処理状態に基づいて、メインロジック部１７の処理完了タイミングよりも先行的に回路切替タイミングを判断し、その回路切替タイミングを回路切替タイミング信号として出力するように構成されている。また、回路切替制御部１８の回路選択部２１は、この回路切替タイミングで回路選択信号を出力するように構成されている。ここでは、このタイミング生成部１９と回路選択部２１が、本発明の先行出力部に相当する。

図３に示すように、本実施の形態の再構成論理回路装置３０は、遅延制御部３２を備えている。この遅延制御部３２は、回路情報保持部１１（または第２回路情報保持部３１）の回路情報へのアクセス速度に応じて、回路切替タイミング信号や回路選択信号を遅延させて回路情報制御部１２に伝達する。具体的には、第２回路情報保持部３１から回路情報が選択される場合には、回路切替タイミング信号や回路選択信号をそのまま（遅延させることなく）回路情報制御部１２に伝達する。一方、回路情報保持部１１から回路情報が選択される場合には、回路切替タイミング信号や回路選択信号を所定期間だけ遅延させて回路情報制御部１２に伝達する。

以上のように構成された再構成論理回路装置３０について、その動作を説明する。ここでは、本実施の形態の動作が、第２の実施の形態と異なる点を中心に説明する。

本実施の形態では、回路切替制御部１８のタイミング生成部１９が、メインロジック部１７の処理状態に基づいて、メインロジック部１７の処理が完了するタイミングよりも先行的に回路切替タイミングを判断し、その回路切替タイミングを回路切替タイミング信号として出力する。

遅延制御部３２は、回路選択信号に基づいて、次にコンフィギュレーションメモリ１５に書き込む回路情報を保持しているのが回路情報保持部１１であった場合には、回路選択信号と回路切替タイミング信号を、所定期間だけ遅延させて回路情報制御部１２に通知する。一方、次にコンフィギュレーションメモリ１５に書き込む回路情報を保持しているのが第２回路情報保持部３１であった場合には、回路選択信号と回路切替タイミングを遅延させずに、そのまま回路情報制御部１２に通知する。

このようにして、回路切替制御部１８から、先行的に回路切替のタイミングを通知し、回路情報のロード開始が再構成論理回路１３での処理完了直後となるように遅延値を調整する。例えば、高速アクセス可能なメモリ（回路情報保持部１１）から回路情報をロードする場合には、通知のタイミングを遅延させ、一方、アクセスレイテンシが大きいメモリ（第２回路情報保持部３１）から回路情報をロードする場合には、タイミングを遅延させずにそのまま通知する。

このような本発明の第３の実施の形態の再構成論理回路１３によれば、回路情報へのアクセス速度を考慮した回路の切替が可能となる。例えば、アクセス速度が遅い第２回路情報保持部３１（ＨＤＤなど）に対しては遅延量を小さくし、アクセス速度が速い回路情報保持部１１（ＲＡＭなど）に対しては遅延量を大きくする。これにより、回路情報保持部１１、３１のアクセス速度の違いによる影響を軽減し、適切なタイミングで回路を切替を行うことができる。

以上により、メインロジック部１７での処理完了から回路情報切替処理が完了するまでの無駄な時間を隠蔽することが可能となる。なお、本実施の形態では、アクセスに要するサイクル数に違いのある２つの回路情報保持部１１、３１を備える例を示したが、回路情報保持部は１つでもよく、３つ以上でもよい。

本実施の形態では、回路切替制御部１８のタイミング生成部１９が、メインロジック部１７の処理完了に先立って回路切替タイミング信号と回路選択信号を出力する。そして、遅延制御部３２で遅延制御を行うことにより、メインロジック部１７が処理完了してＩＤＬＥ状態になることなく回路切替処理に移行することができるように、回路情報制御部１２への通知が行われる。

（第４の実施の形態）
次に、本発明の第４の実施の形態の再構成論理回路装置の構成について、図４を用いて説明する。ここでは、本実施の形態の再構成論理回路装置が、第２の実施の形態の構成と異なる点を中心に説明する。したがって、ここで特に言及しない限り、本実施の形態の構成は、第２の実施の形態と同様である。

図４は、本実施の形態の再構成論理回路装置の構成を示すブロック図である。図４に示すように、この再構成論理回路装置４０では、メインロジック部１７が、複数の機能ブロック回路４１（機能ブロック回路Ａ、機能ブロック回路Ｂ、…）を備えている。

本実施の形態では、メインロジック部１７で実現する処理を処理ステージ毎に複数の機能ブロックに分類し、各機能ブロックごとに機能ブロック回路４１（機能ブロック回路Ａ、機能ブロック回路Ｂ、…）を構成している。各機能ブロック回路４１からは、それぞれの処理状態通知と処理結果が出力される。

回路切替制御部１８のタイミング制御部は、各機能ブロック回路４１の処理状態通知に基づいて回路切替タイミング信号を出力し、回路選択部２１は、各機能ブロック回路４１の処理結果に基づいて回路選択信号を出力するように構成されている。

以上のように構成された再構成論理回路装置４０について、その動作を説明する。ここでは、本実施の形態の動作が、第２の実施の形態と異なる点を中心に説明する。

本実施の形態では、各機能ブロック回路４１から、処理状態通知と処理結果がそれぞれ出力される。そして、タイミング生成部１９は、機能ブロック回路４１ごとに、処理状態に基づいて回路切替タイミング信号を出力する。また、回路選択部２１は、機能ブロック回路４１ごとに、処理結果に基づいて回路選択信号を出力する。

このような本発明の第４の実施の形態の再構成論理回路装置４０によれば、複数の機能ブロック回路４１を用いてデータ処理（例えば分岐処理）を行うときに、機能ブロック回路４１ごとの処理状態または処理結果に基づいて、機能ブロック単位での切替が適切に行われる。

以上により、メインロジック部１７のすべての機能ブロック回路４１の処理が完了してから回路切替処理に移行するのではなく、メインロジック部１７の一部の機能ブロック回路４１の処理が完了したら、その時点で処理完了した一部の機能に該当するロジック部１７のみ回路切替を行う。これにより、メインロジック部１７の利用効率を高めることが可能になる。

（第５の実施の形態）
次に、本発明の第５の実施の形態の再構成論理回路装置の構成について、図５を用いて説明する。ここでは、本実施の形態の再構成論理回路装置が、第４の実施の形態の構成と異なる点を中心に説明する。したがって、ここで特に言及しない限り、本実施の形態の構成は、第４の実施の形態と同様である。

図５は、本実施の形態の再構成論理回路装置の構成を示すブロック図である。図５に示すように、この再構成論理回路装置５０では、回路情報制御部１２が、ＤＭＡ起動制御部５１とＤＭＡパラメータ制御部５２を有するＤＭＡ制御部５３を備えている。ＤＭＡ起動制御部５１は、回路切替タイミング信号に基づいてＤＭＡ制御部５３を起動するタイミングを制御するように構成されている。また、ＤＭＡ制御部５３は、回路選択信号に基づいて回路情報の転送元や転送先を決定するように構成されている。

以上のように構成された再構成論理回路装置５０について、その動作を説明する。ここでは、本実施の形態の動作が、第４の実施の形態と異なる点を中心に説明する。

本実施の形態では、ＤＭＡ制御部５３（ＤＭＡパラメータ制御部５２）が、回路選択信号を受けて転送元となる回路情報保持部１１のどの領域に保持されている回路情報を読み出すのか（転送元）と、コンフィギュレーションメモリ１５のどの領域に書き込むのか（転送先）を特定する。そして、それぞれを、ＤＭＡ転送元アドレス、転送先アドレスとしてＤＭＡパラメータをセットする。

また、ＤＭＡ制御部５３（ＤＭＡ起動制御部５１）は、回路切替タイミングをＤＭＡ起動要求として、回路情報を回路情報保持部１１からコンフィギュレーションメモリ１５へのデータ転送を開始するように制御する。なお、転送サイズは、予め回路情報と対応づけてＤＭＡ制御部５３の内部でサイズを管理する方法などが考えられる。

また、このＤＭＡ制御部５３は、回路情報を書き換える際にも、入力された新規回路情報を回路情報保持部１１へ転送するための制御を行う。

このような本発明の第５の実施の形態の再構成論理回路装置５０によれば、ＤＭＡ制御によって回路情報の転送を適切に行うことができる。例えば、回路情報の転送元や転送先が適切に決定され、その回路情報が適切なタイミングで転送される。

以上、本発明の実施の形態を例示により説明したが、本発明の範囲はこれらに限定されるものではなく、請求項に記載された範囲内において目的に応じて変更・変形することが可能である。

本発明の再構成論理回路装置では、前記回路切替制御部は、前記プログラマブル素子の回路の処理状態に応じて、前記回路情報を切り替えるタイミングを制御するタイミング制御部を備えた構成を有している。

この構成により、回路の処理状態に基づいて、回路の処理が完了したときに適切なタイミングで回路の切替を行うことができる。

また、本発明の再構成論理回路装置では、前記回路切替制御部は、前記プログラマブル素子の回路の処理結果に応じて、前記回路情報制御部によって選択される回路情報を決定する選択回路決定部を備えた構成を有している。

この構成により、回路の処理結果に基づいて、その処理内容に応じて適切な回路への切替を行うことができる。

また、本発明の再構成論理回路装置では、前記回路切替制御部は、前記プログラマブル素子で構成された回路切替制御回路として、前記再構成論理回路の内部に設けられた構成を有している。

この構成により、再構成論理回路の外部に回路切替制御部を別途設ける必要がないので、再構成論理回路装置を小型化することができる。

また、本発明の再構成論理回路装置は、前記回路情報保持部に、前記回路切替制御回路を前記プログラマブル素子で構成するための回路情報が保持された構成を有している。

この構成により、回路情報保持部に保持された回路情報を用いて、回路切替制御回路をプログラマブル素子で構成することができる。

また、本発明の再構成論理回路装置では、前記回路切替制御部は、前記プログラマブル素子の回路の処理完了に先行して、前記回路情報制御部を制御する制御信号を出力する先行出力部を備え、前記回路情報保持部における前記回路情報へのアクセス速度に応じて、前記制御信号を遅延させて前記回路情報制御部に伝達する遅延制御部を備えた構成を有している。

この構成により、回路情報へのアクセス速度を考慮した回路の切替が可能となる。例えば、アクセス速度が遅い回路情報保持部（ＨＤＤなど）に対しては遅延量を小さくし、アクセス速度が速い回路情報保持部（ＲＡＭなど）に対しては遅延量を大きくする。これにより、回路情報保持部のアクセス速度の違いによる影響を軽減し、適切なタイミングで回路を切替を行うことができる。

また、本発明の再構成論理回路装置では、前記遅延制御部は、前記回路情報へのアクセス速度が前記回路情報保持部より遅い第２回路情報保持部から前記回路情報が選択される場合には、前記制御信号の遅延量を小さくし、前記回路情報保持部から前記回路情報が選択される場合には、前記制御信号の遅延量を大きくする構成を有している。

この構成により、回路情報保持部のアクセス速度の違いによる影響を軽減し、適切なタイミングで回路を切替を行うことができる。

また、本発明の再構成論理回路装置では、前記再構成論理回路は、前記プログラマブル素子で構成された複数の機能ブロック回路を備え、前記回路切替制御部は、前記複数の機能ブロック回路の各々の処理状態または処理結果に基づいて、前記回路情報制御部によって選択される回路情報を切り替える制御を行う構成を有している。

この構成により、複数の機能ブロック回路を用いてデータ処理（例えば分岐処理）を行うときに、機能ブロック回路ごとの処理状態または処理結果に基づいて、機能ブロック単位での切替が適切に行われる。

また、本発明の再構成論理回路装置では、前記回路切替制御部は、前記回路情報を切り替えるタイミングを示す回路切替タイミング信号を出力するタイミング生成部と、前記回路情報制御部によって選択される回路情報を示す回路選択信号を出力する回路選択部とを備え、前記回路情報制御部は、前記回路選択信号に基づいて前記回路情報の転送元または転送先を決定し、前記回路切替タイミング信号に基づいて前記回路情報の転送開始タイミングを決定するＤＭＡ制御部を備えた構成を有している。

この構成により、ＤＭＡ（Direct Memory Access）制御によって回路情報の転送を適切に行うことができる。例えば、回路情報の転送元や転送先が適切に決定され、その回路情報が適切なタイミングで転送される。

以上のように、本発明にかかる再構成論理回路装置は、回路の切替を適切に行うことができるという効果を有し、多くの分岐処理を有する回路を動的に再構成する再構成論理回路等として有用である。

本発明の第１の実施の形態における再構成論理回路装置のブロック図 本発明の第２の実施の形態における再構成論理回路装置のブロック図 本発明の第３の実施の形態における再構成論理回路装置のブロック図 本発明の第４の実施の形態における再構成論理回路装置のブロック図 本発明の第５の実施の形態における再構成論理回路装置のブロック図

符号の説明

１０ 再構成論理回路装置（第１の実施の形態）
１１ 回路情報保持部
１２ 回路情報制御部
１３ 再構成論理回路
１４ 回路選択部
１５ コンフィギュレーションメモリ
１６ プログラマブル素子
１７ メインロジック部
１８ 回路切替制御部
１９ タイミング生成部
２０ 再構成論理回路装置（第２の実施の形態）
２１ 回路選択部
３０ 再構成論理回路装置（第３の実施の形態）
３１ 第２回路情報保持部
３２ 遅延制御部
４０ 再構成論理回路装置（第４の実施の形態）
４１ 機能ブロック回路
５０ 再構成論理回路装置（第５の実施の形態）
５１ ＤＭＡ起動制御部
５２ ＤＭＡパラメータ制御部
５３ ＤＭＡ制御部

Claims (10)

1. 回路情報が書き込まれるコンフィギュレーションメモリと、書き込まれた前記回路情報に応じた回路を構成可能なプログラマブル素子とを備えた再構成論理回路と、
   回路情報保持部に保持された複数の回路情報から一の回路情報を選択して、前記コンフィギュレーションメモリに書き込む制御を行なう回路情報制御部と、
   前記プログラマブル素子の回路の処理状態または処理結果に基づいて、前記回路情報制御部によって選択される回路情報を切り替える制御を行う回路切替制御部と、
   を備えたことを特徴とする再構成論理回路装置。
2. 前記回路切替制御部は、前記プログラマブル素子の回路の処理状態に応じて、前記回路情報を切り替えるタイミングを制御するタイミング制御部を備えたことを特徴とする請求項１に記載の再構成論理回路装置。
3. 前記回路切替制御部は、前記プログラマブル素子の回路の処理結果に応じて、前記回路情報制御部によって選択される回路情報を決定する選択回路決定部を備えたことを特徴とする請求項１または請求項２に記載の再構成論理回路装置。
4. 前記回路切替制御部は、前記プログラマブル素子で構成された回路切替制御回路として、前記再構成論理回路の内部に設けられたことを特徴とする請求項１ないし請求項３のいずれかに記載の再構成論理回路装置。
5. 前記回路情報保持部には、前記回路切替制御回路を前記プログラマブル素子で構成するための回路情報が保持されたことを特徴とする請求項４に記載の再構成論理回路装置。
6. 前記回路切替制御部は、前記プログラマブル素子の回路の処理完了に先行して、前記回路情報制御部を制御する制御信号を出力する先行出力部を備え、
   前記回路情報保持部における前記回路情報へのアクセス速度に応じて、前記制御信号を遅延させて前記回路情報制御部に伝達する遅延制御部を備えたことを特徴とする請求項１ないし請求項５のいずれかに記載の再構成論理回路装置。
7. 前記遅延制御部は、
   前記回路情報へのアクセス速度が前記回路情報保持部より遅い第２回路情報保持部から前記回路情報が選択される場合には、前記制御信号の遅延量を小さくし、
   前記回路情報保持部から前記回路情報が選択される場合には、前記制御信号の遅延量を大きくすることを特徴とする請求項６に記載の再構成論理回路装置。
8. 前記再構成論理回路は、前記プログラマブル素子で構成された複数の機能ブロック回路を備え、
   前記回路切替制御部は、前記複数の機能ブロック回路の各々の処理状態または処理結果に基づいて、前記回路情報制御部によって選択される回路情報を切り替える制御を行うことを特徴とする請求項１ないし請求項７のいずれかに記載の再構成論理回路装置。
9. 前記回路切替制御部は、前記回路情報を切り替えるタイミングを示す回路切替タイミング信号を出力するタイミング生成部と、前記回路情報制御部によって選択される回路情報を示す回路選択信号を出力する回路選択部とを備え、
   前記回路情報制御部は、前記回路選択信号に基づいて前記回路情報の転送元または転送先を決定し、前記回路切替タイミング信号に基づいて前記回路情報の転送開始タイミングを決定するＤＭＡ制御部を備えたことを特徴とする請求項１ないし請求項８のいずれかに記載の再構成論理回路装置。
10. 回路情報が書き込まれるコンフィギュレーションメモリと、書き込まれた前記回路情報に応じた回路を構成可能なプログラマブル素子とを備えた再構成論理回路装置における回路切替制御方法であって、
    回路情報保持部に保持された複数の回路情報から一の回路情報を選択して、前記コンフィギュレーションメモリに書き込む制御において、前記プログラマブル素子の回路の処理状態または処理結果に基づいて、前記回路情報制御部によって選択される回路情報を切り替える制御を行うことを特徴とする再構成論理回路装置における回路切替制御方法。

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