JP6435826B2 - データ処理装置およびデータ処理方法 - Google Patents
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Description
20 カメラ
30 データ処理装置
31 CPU
32 記憶装置
33 RAM
34 画像データ取得部
35 第1のDMA制御部
36 プログラマブル回路
37 第2のDMA制御部
41−1 第1処理部
41−2 第2処理部
41−N 第N処理部
42 接続部
Claims (6)
- 処理対象となるデータを記憶する記憶部と、
動作中に内部機能を部分的に再構成可能なプログラマブル回路と、
前記プログラマブル回路の内部機能の再構成処理、および、前記プログラマブル回路の処理タイミングを制御する制御部と、
を備え、
前記制御部は、
前記プログラマブル回路を用いて、前記記憶部に記憶された前記データに対して第1の処理を施して、次に第2の処理を施す場合において、
再構成時間の2倍が前記データの処理時間より長い場合には、第1モードを選択し、再構成時間の2倍が前記データの処理時間より短い場合には、第2モードを選択し、
前記第1モードを選択した場合、前記プログラマブル回路の一部を前記第1の処理を実行する第1処理部に再構成し、前記第1処理部の実行中に前記プログラマブル回路の他の部分を前記第2の処理を実行する第2処理部に再構成し、前記第1処理部が全てのデータについての処理を完了した後に、前記第2処理部による処理を開始させ、
前記第2モードを選択した場合、前記第1の処理および前記第2の処理に先だって前記プログラマブル回路を前記第1処理部および前記第2処理部に再構成するとともに前記第1処理部の後段に前記第2処理部を直列に接続し、前記第1処理部および前記第2処理部を並行して動作させてストリーム処理を実行させる
データ処理装置。 - 前記制御部は、前記記憶部に記憶された前記データのデータ量に基づき、前記データの処理時間を算出する
請求項1に記載のデータ処理装置。 - 前記制御部は、前記データのビット幅と前記プログラマブル回路のビット幅とが同一であり、且つ、前記プログラマブル回路がパイプライン化されている回路である場合、前記データ量と前記第1処理部および前記第2処理部のパイプライン段数とを加算した値を、前記プログラマブル回路のクロックで除算した時間を、前記データの処理時間として算出する
請求項2に記載のデータ処理装置。 - 前記データは、画像データである
請求項1から3の何れか1項に記載のデータ処理装置。 - 前記プログラマブル回路は、FPGAまたはPLDである
請求項1から4の何れか1項に記載のデータ処理装置。 - 処理対象となるデータを記憶する記憶部と、
動作中に内部機能を部分的に再構成可能なプログラマブル回路と、
前記プログラマブル回路の内部機能の再構成処理、および、前記プログラマブル回路の処理タイミングを制御する制御部と、
を備えるデータ処理装置でのデータ処理方法であって、
前記制御部は、
前記プログラマブル回路を用いて、前記記憶部に記憶された前記データに対して第1の処理を施して、次に第2の処理を施す場合において、
再構成時間の2倍が前記データの処理時間より長い場合には、第1モードを選択し、再構成時間の2倍が前記データの処理時間より短い場合には、第2モードを選択し、
前記第1モードを選択した場合、前記プログラマブル回路の一部を前記第1の処理を実行する第1処理部に再構成し、前記第1処理部の実行中に前記プログラマブル回路の他の部分を前記第2の処理を実行する第2処理部に再構成し、前記第1処理部が全てのデータについての処理を完了した後に、前記第2処理部による処理を開始させ、
前記第2モードを選択した場合、前記第1の処理および前記第2の処理に先だって前記プログラマブル回路を前記第1処理部および前記第2処理部に再構成するとともに前記第1処理部の後段に前記第2処理部を直列に接続し、前記第1処理部および前記第2処理部を並行して動作させてストリーム処理を実行させる
データ処理方法。
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JP2014249057A JP6435826B2 (ja) | 2014-12-09 | 2014-12-09 | データ処理装置およびデータ処理方法 |
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