JP2014010549A5 - - Google Patents
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Description
本発明に係る情報処理装置は、制御手段と、回路情報にしたがって論理回路を構成する処理手段と、前記制御手段のブートプログラムを記憶している第１の論理回路を前記処理手段が構成するための第１の回路情報を、第１のアドレスに記憶し、かつ、画像データを処理する第２の論理回路を前記処理手段が構成するための第２の回路情報を、第２のアドレスに記憶している記憶手段と、を有し、前記処理手段は、前記制御手段による前記第１のアドレスの通知なしに前記記憶手段の前記第１のアドレスから前記第１の回路情報を読み出して、当該読み出された第１の回路情報にしたがって前記第１の論理回路を構成し、前記処理手段は、前記ブートプログラムにしたがったブート処理を行った前記制御手段による前記第２のアドレスの通知にしたがって前記記憶手段の前記第２のアドレスから前記第２の回路情報を読み出して、当該読みだされた第２の回路情報にしたがって前記第２の論理回路を構成することを特徴とする。
Claims (9)
- 制御手段と、
回路情報にしたがって論理回路を構成する処理手段と、
前記制御手段のブートプログラムを記憶している第１の論理回路を前記処理手段が構成するための第１の回路情報を、第１のアドレスに記憶し、かつ、画像データを処理する第２の論理回路を前記処理手段が構成するための第２の回路情報を、第２のアドレスに記憶している記憶手段と、
を有し、
前記処理手段は、前記制御手段による前記第１のアドレスの通知なしに前記記憶手段の前記第１のアドレスから前記第１の回路情報を読み出して、当該読み出された第１の回路情報にしたがって前記第１の論理回路を構成し、
前記処理手段は、前記ブートプログラムにしたがったブート処理を行った前記制御手段による前記第２のアドレスの通知にしたがって前記記憶手段の前記第２のアドレスから前記第２の回路情報を読み出して、当該読みだされた第２の回路情報にしたがって前記第２の論理回路を構成することを特徴とする情報処理装置。 - 前記制御手段は、前記ブート処理を行った後、論理回路の構成指示とともに前記第２のアドレスを、前記処理手段に通知することを特徴とする請求項１に記載の情報処理装置。
- 前記処理手段は、前記情報処理装置の起動の際に、前記制御手段による前記第１のアドレスの通知なしに前記記憶手段の前記第１のアドレスから前記第１の回路情報を読み出すことを特徴とする請求項１または２に記載の情報処理装置。
- 制御手段と、
論理回路を構成する処理手段と、
前記処理手段に読み込まれる回路情報を記憶する記憶手段とを有する情報処理装置であって、
前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から所定の回路情報を読み込んで、当該読み込まれた所定の回路情報にしたがって、前記制御手段のブートプログラムを記憶している記憶媒体として機能する第１の論理回路及び画像データを処理する画像処理回路として機能する第２の論理回路の両方を構成し、
前記制御手段は、前記情報処理装置が起動する際に、前記処理手段によって構成された前記第１の論理回路から前記ブートプログラムを読み出して実行することを特徴とする情報処理装置。 - 前記処理手段は、前記制御手段が前記ブートプログラムの実行を完了した際に、前記記憶手段から新たな回路情報を読み込まないことを特徴とする請求項４に記載の情報処理装置。
- 前記処理手段は、前記処理手段が論理回路を構成している間、前記制御手段が処理を実行することを制限することを特徴とする請求項１乃至５の何れか１項に記載の情報処理装置。
- 前記処理手段によって構成された前記第２の論理回路が処理した画像データに基づいて画像形成を行う画像形成手段を更に有することを特徴とする請求項１乃至６の何れか１項に記載の情報処理装置。
- 前記制御手段は、ＣＰＵであり、
前記処理手段は、ＦＰＧＡであることを特徴とする請求項１乃至７の何れか１項に記載の情報処理装置。 - 制御手段と、
回路情報にしたがって論理回路を構成する処理手段と、
前記制御手段のブートプログラムを記憶している第１の論理回路を前記処理手段が構成するための第１の回路情報を、第１のアドレスに記憶し、かつ、画像データを処理する第２の論理回路を前記処理手段が構成するための第２の回路情報を、第２のアドレスに記憶している記憶手段と、
を有する情報処理装置に制御方法であって、
前記処理手段が、前記制御手段による前記第１のアドレスの通知なしに前記記憶手段の前記第１のアドレスから前記第１の回路情報を読み出して、当該読み出された第１の回路情報にしたがって前記第１の論理回路を構成する工程と、
前記処理手段が、前記ブートプログラムにしたがったブート処理を行った前記制御手段による前記第２のアドレスの通知にしたがって前記記憶手段の前記第２のアドレスから前記第２の回路情報を読み出して、当該読みだされた第２の回路情報にしたがって前記第２の論理回路を構成する工程と、
を有することを特徴とする情報処理装置の制御方法。
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