JP2016035692A5 - 情報処理装置及びｐｇａの構成方法 - Google Patents

Description

本発明は、情報処理装置及びＰＧＡの構成方法に関する。

そこで、本発明の情報処理装置は、複数の再構成可能な部分を有するＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ Ｄｅｖｉｃｅ）と、前記複数の再構成可能な部分毎に第１機能を実行するための回路構成データを記憶する記憶部と、（１）前記第１機能を必要とするジョブを受信し、（２）前記受信したジョブを実行する再構成可能な部分を、前記複数の再構成可能な部分の中から選択し、（３）前記選択された再構成可能な部分用の前記第１機能を実行するための回路構成データを、前記記憶部に記憶された複数の回路構成データの中から選択し、（４）前記選択された回路構成データを使って、前記選択された再構成可能な部分を構成する、制御部と、を備えることを特徴とする。

Claims (24)

1. 複数の再構成可能な部分を有するＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ Ｄｅｖｉｃｅ）と、
   前記複数の再構成可能な部分毎に第１機能を実行するための回路構成データを記憶する記憶部と、
   （１）前記第１機能を必要とするジョブを受信し、（２）前記受信したジョブを実行する再構成可能な部分を、前記複数の再構成可能な部分の中から選択し、（３）前記選択された再構成可能な部分用の前記第１機能を実行するための回路構成データを、前記記憶部に記憶された複数の回路構成データの中から選択し、（４）前記選択された回路構成データを使って、前記選択された再構成可能な部分を構成する、制御部と、を備えることを特徴とする情報処理装置。
2. 前記選択された回路構成データを使って構成された前記選択された再構成可能な部分は、前記受信したジョブを実行する、ことを特徴とする請求項１に記載の情報処理装置。
3. 前記複数の再構成可能な部分のそれぞれのステータスを記憶するステータス記憶部をさらに備え、
   前記制御部は、前記ステータス記憶部に記憶された前記複数の再構成可能な部分のそれぞれのステータスに基づいて、前記受信したジョブを実行する再構成可能な部分を、前記複数の再構成可能な部分の中から選択する、ことを特徴とする請求項１又は２に記載の情報処理装置。
4. 前記記憶部は、さらに、前記複数の再構成可能な部分毎に前記第１機能とは異なる第２機能を実行するための回路構成データを記憶する、ことを特徴とする請求項１乃至３の何れか１項に記載の情報処理装置。
5. 前記制御部は、さらに、（５）前記第２機能を必要とする他のジョブを受信し、（６）前記受信した他のジョブを実行する再構成可能な部分を、前記複数の再構成可能な部分の中から選択し、（７）前記選択された前記再構成可能な部分用の前記第２機能を実行するための他の回路構成データを、前記記憶部に記憶された複数の回路構成データの中から選択し、（８）前記選択された他の回路構成データを使って、前記選択された前記再構成可能な部分を構成する、ことを特徴とする請求項４に記載の情報処理装置。
6. 前記制御部は、受信したジョブを実行するために必要な機能を特定し、前記特定した機能及び前記受信したジョブを実行する再構成可能な部分の両方に基づいて、前記再構成可能な部分を構成するための回路構成データを、前記記憶部に記憶された複数の回路構成データの中から選択する、ことを特徴とする請求項１乃至５の何れか１項に記載の情報処理装置。
7. 前記制御部は、前記受信したジョブを実行する再構成可能な部分として、未使用の再構成可能な部分を、前記複数の再構成可能な部分の中から選択する、ことを特徴とする請求項１乃至６の何れか１項に記載の情報処理装置。
8. 前記制御部は、他の再構成可能な部分で動作中の処理を停止することなく、前記選択された回路構成データを使って前記選択された再構成可能な部分を構成する、ことを特徴とする請求項１乃至７の何れか１項に記載の情報処理装置。
9. 前記制御部は、前記ステータス記憶部に記憶された前記選択された再構成可能な部分のステータスを第１状態に更新する、ことを特徴とする請求項３に記載の情報処理装置。
10. 前記制御部は、前記選択された再構成可能な部分で前記受信したジョブの実行が完了したことに従って、前記ステータス記憶部に記憶された前記再構成可能な部分のステータスを第２状態に更新する、ことを特徴とする請求項９に記載の情報処理装置。
11. 用紙に画像を印刷する印刷部を備える、ことを特徴とする請求項１乃至１０の何れか１項に記載の情報処理装置。
12. 原稿の画像を読み取る読取部を備える、ことを特徴とする請求項１乃至１０の何れか１項に記載の情報処理装置。
13. 複数の再構成可能な部分を有するＰＧＡの構成方法であって、
    前記複数の再構成可能な部分毎に第１機能を実行するための回路構成データを記憶部に記憶する記憶ステップと、
    前記第１機能を必要とするジョブを受信する受信ステップと、
    前記受信したジョブを実行する再構成可能な部分を、前記複数の再構成可能な部分の中から選択する部分選択ステップと、
    前記選択された再構成可能な部分用の前記第１機能を実行するための回路構成データを、前記記憶部に記憶された複数の回路構成データの中から選択する回路データ選択ステップと、
    前記選択された回路構成データを使って、前記選択された再構成可能な部分を構成する構成ステップと、を有することを特徴とするＰＧＡの構成方法。
14. 前記選択された回路構成データを使って構成された前記選択された再構成可能な部分で、前記受信したジョブを実行する実行ステップ、をさらに有することを特徴とする請求項１３に記載のＰＧＡの構成方法。
15. 前記複数の再構成可能な部分のそれぞれのステータスを記憶するステータス記憶部から前記複数の再構成可能な部分のそれぞれのステータスを読み出す読出ステップをさらに有し、
    前記部分選択ステップは、前記ステータス記憶部から読み出した前記複数の再構成可能な部分のそれぞれのステータスに基づいて、前記受信したジョブを実行する再構成可能な部分を、前記複数の再構成可能な部分の中から選択するステップである、ことを特徴とする請求項１３又は１４に記載のＰＧＡの構成方法。
16. 前記複数の再構成可能な部分毎に前記第１機能とは異なる第２機能を実行するための回路構成データを記憶するステップ、をさらに有することを特徴とする請求項１３乃至１５の何れか１項に記載のＰＧＡの構成方法。
17. 前記第２機能を必要とする他のジョブを受信するステップと、
    前記受信した他のジョブを実行する再構成可能な部分を、前記複数の再構成可能な部分の中から選択するステップと、
    前記選択された前記再構成可能な部分用の前記第２機能を実行するための他の回路構成データを、前記記憶部に記憶された複数の回路構成データの中から選択するステップと、
    前記選択された他の回路構成データを使って、前記選択された前記再構成可能な部分を構成するステップと、をさらに有することを特徴とする請求項１６に記載のＰＧＡの構成方法。
18. 受信したジョブを実行するために必要な機能を特定する特定ステップをさらに有し、
    前記回路データ選択ステップは、前記特定した機能及び前記受信したジョブを実行する再構成可能な部分の両方に基づいて、前記再構成可能な部分を構成するための回路構成データを、前記記憶部に記憶された複数の回路構成データの中から選択するステップである、ことを特徴とする請求項１３乃至１７の何れか１項に記載のＰＧＡの構成方法。
19. 前記部分選択ステップは、前記受信したジョブを実行する再構成可能な部分として、未使用の再構成可能な部分を、前記複数の再構成可能な部分の中から選択するステップである、ことを特徴とする請求項１３乃至１８の何れか１項に記載のＰＧＡの構成方法。
20. 前記構成ステップは、他の再構成可能な部分で動作中の処理を停止することなく、実行される、ことを特徴とする請求項１３乃至１９の何れか１項に記載のＰＧＡの構成方法。
21. 前記ステータス記憶部に記憶された前記選択された再構成可能な部分のステータスを第１状態に更新する、ことを特徴とする請求項１５に記載のＰＧＡの構成方法。
22. 前記選択された再構成可能な部分で前記受信したジョブの実行が完了したことに従って、前記ステータス記憶部に記憶された前記再構成可能な部分のステータスを第２状態に更新する、ことを特徴とする請求項２１に記載のＰＧＡの構成方法。
23. 用紙に画像を印刷する印刷ステップをさらに有する、ことを特徴とする請求項１３乃至２２の何れか１項に記載のＰＧＡの構成方法。
24. 原稿の画像を読み取る読取ステップをさらに有する、ことを特徴とする請求項１３乃至２３の何れか１項に記載のＰＧＡの構成方法。