TWI223924B - Semiconductor integrated circuit and semiconductor device system - Google Patents

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1223924 • A7 ______B7 五、發明説明（1 ) 發明之背景 本發明與一種半導體積體電路及半導體裝置系統有關， 其係以比較外邵基準電位判定輸入接腳之電壓振幅之邏輯 値，尤其判定輸入接腳之電壓振幅小時之邏輯値。 近年來，半導體積體電路尤其半導體記憶裝置，隨著動 作速度約200 MHz以上高速化之傾向，外部介面漸使用約j V以下之小振幅介面。此等小振幅介面，位址接腳、資料輸 入接腳、時脈輸入接腳等輸入接腳之之Η電位或L電位之邏 輯値判定使用外部基準電位VREF。 半導體積體電路内之輸入電路（輸入接收匣盒），比較輸入 接腳電位與VREF接腳電位，輸入接腳電位高於VREF接腳 時，判斷爲邏輯値Η電位（使用負邏輯之半導體積體電路爲L 電位），反之，輸入接腳電位低於VREF接腳高時，判斯爲 邏輯値L電位（使用負邏輯之半導體積體電路爲η電位）。如 同步DRAM之同步式半導體積體電路由輸入接收匣盒之位 址、資料之取入，同步於外部時脈執行。於時脈之昇起、 降落邊緣或兩邊緣比較輸入接腳電位與腳電位，判 定邏輯値Η電位或L電位。 圖13係用先前技術之半導體積體電路輸入電路部分方塊 圖。向輸入接收匣盒1〇〇，分別輸入··外部基準電位 VREF，從VREF接腳1〇1經¥11]£17輸入端子1〇2輸入；資 料’從資料接腳103經資料輸入端子1〇4輸入；時脈信號， 從内郅時脈信號產生電路105經時脈輸入端子106輸入。 輸入接收E盒100，於輸入之時脈信號之昇起邊緣比較 •4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

裝 訂 1223924 A7 B7 五、發明説明（2 ) VREF與資料之電位大小關係，資料之電位高於VREF電位 時，從輸出端子107輸出Η電位信號，反之，資料之電位低 於VREF電位時，從輸出端子107輸出L電位信號。又將抑 制VREF變動用電容108設於VREF接腳101與接地電位間。 如以上先前之半導體積體電路有以下課題。 已知半導體積體電路之輸入接腳之建立時間、保持時 間，外部VREF電位有依賴性，由調整外部VREF電位，可 使建立時間、保持時間最小，且可擴大VREF之Η電位邊 際，VREF之L電位邊際。然而，有構成系統共通使用 VREF之其他半導體積體電路之兼顧，而有無法變更外部 VREF電位之課題。 又曰本特開平7-79 149號公報記載，於其圖1等半導體積 體電路外部裝電阻，配合緊密裝配於印刷基板時之噪音狀 況，調整信號輸入電路之高低2個比較電壓，加大噪音邊際 之技術，惟未記載於半導體積體電路内部，將外部VREF之 電位變換為其他電位，於輸入電路比較判定一點。 發明之概要 本發明之目的在提供一種半導體積體電路，可解決如以 上先前技術之課題。 依本發明可提供一種半導體積體電路，其特徵為包含： 基準電位變換電路，輸入η-l個（η係2以上之自然數）之外部 基準電位（VREF1、VREF2、…、VREFn-Ι)，變換外部基 準電位以形成η-l個内部基準電位（VREFintl 、 VREFint2 '…、VREFintn-1)，具有與外部基準電位不同 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924 A7 B7 五、發明説明（3 ) 之一定關係；及 輸入電路，上述内部基準電位（VREFintl 、 VREFint2、…、VREFintn_l)做為基準電位，且輸入分別 以電位表示之η值資料信號，比較判定資料信號與基準電 位，輸出判定結果。 又依本發明可提供一種半導體裝置系統，其特徵為具 有·· 母基板，包括輸出入端子部及連接於輸出入端子部之資 料信號線及外部基準信號線；及複數個半導體積體電路， 包含：基準電位變換電路，連接於上述外部基準信號線， 輸入η-1個（η係2以上之自然數）之外部基準電位（VREF1、 VREF2、…、VREFn-Ι)，輸出與上述外部基準電位不同 之其他電位（VREFintl、VREFint2、…、VREFintn-Ι); 及輸入電路，上述基準電位變換電路之輸出電位 (VREFintl、VREFint2、…、VREFintn-Ι)做為基準電位 輸入，從上述資料信號線輸入資料信號，比較判定輸入之 資料信號與n-1值之基準電位，輸出判定結果；裝載於上述 母基板上。 發明之實施形態 茲表示半導體積體電路之輸入接收匣盒性能之指標，有 電壓指標與時間指標。 電壓指標係指VREF之Η電位邊際及L電位邊際。將外部 基準電位VREF做為位址接腳、資料輸入接腳等邏輯值判定 之基準電位使用之半導體積體電路，由輸入接收匣盒比較 -6 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 1223924 A7 B7

發明説明（4 VREF電位與輸入接腳電位。 例如假定以輸入接腳之Η電位爲2 〇 v，L電位爲i 〇 v， :REF電位爲L5 v使用之半導體積體電路之情形。試驗仍 舊固定輸入接腳之Η電位與L電位，提高VREF電位時半導 體積體電路動作至何種程度VREF電位，又降低VREF電位 時半導體積體電路動作至何種程度VREF電位。理想上 VREF电位應爲從稍高於輸入接腳之l電位之丨〇 v之電位 (例如1.01 V)，動作至稍低於輸入接腳之η電位之2 〇 v之 電位（例如I." V)。然而，事實上因輸入信號之超越、下 衝、VREF電位之搖擺、電源之搖擺、輸入接收匣盒之特性 等影響’半導體積體電路可動作之VreF電位範圍將更狹 窄。 ' 假定例如在某動作條件下，可動作之VREF電位範圍爲 1.3 V至1.9 V。因外部基準電位VREF之設定値爲1.5 V， 故降低VREF之方向有取1.5 V至1·3.V之差之0.2 V電壓邊 際。此稱爲VREF之L電位邊際。即無論降低多少外部 VREF電位，輸入接腳之l電位能否正確取進，爲vreF之L 電位邊際。 又於昇高VREF之方向有取1.9 V至1.5 V之差之0.4 V電 壓邊際。此稱爲VREF之Η電位邊際。即無論昇高多少外部 VREF電位，輸入接腳之η電位能否正確取進，爲VREF之 Η電位邊際。此時VREF之Η電位邊際比VREF之L電位邊際 大0.2 V 〇 兹因半導體積體電路之邊際，以VREF之Η或L電位邊際 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 1223924 A7 B7 五、發明説明（5 之小之一方規定，故VREF之Η電位邊際與REFiL電位邊 際相等時，半導體積體電路之VREF邊際最大。此例中 VREF爲1·6 V時邊際最大。此時，VR£F之η電位邊際爲 〇·3 V，VREF之L電位邊際爲0·3 V，半導體積體電路之 VREF邊際最大。如此將VREF電位從丨5 ν提高至1 ό V 時，可改善晶片之VREF邊際。然而，於母基板上裝載數十 個半導體記憶裝置之一般系統’ VRE F由複數半導體積體電 路共有，而無法僅因特定半導體積體電路之關係，變更 VREF電位。 一方面，表示半導體積體電路之輸入接收g盒性能之時 間指標，有建立時間 '保持時間。建立時間係輸入接收匣 盒爲了正確取進輸入接腳資料’以時間表示對時脈之昇起 邊緣、降落邊緣、或兩邊緣，需於多久前確定輸入接腳狀 態（電位）之數値。即以時間表示應取進之資料例如爲Η電位 時，對時脈之昇起邊緣、降落邊緣、或兩邊緣，資料需於 多久前成爲Η電位之數値。或反之，以時間表示應取進之資 料例如爲L電位時，對時脈之昇起邊緣、降落邊緣、或兩邊 緣’資料需於多久前成爲Η電位之數値。一方面，保持時間 係半導體積體電路之輸入接收匣盒爲了正確取進輸入接腳 資料’以時間表示對時脈之昇起邊緣、降落邊緣、或兩邊 彖為保持輸入接聊狀悲（電位）至多久以後之數値。即以時 間表7F應取進之資料例如爲Η電位時，對時脈之昇起邊緣、 降落邊緣、或兩邊緣，需將外部資料端子6保持於Η電位至 多久以後之數値。或反之，以時間表示應取進之資料例如 -8 - 本紙張尺度適用中國國家操準(CNS) Α4规格(21〇χ 297公釐） 1223924 A7 B7___ 五、發明説明（6 ) 爲L電位時，對時脈之昇起邊緣、降落邊緣、或兩邊緣，需 將外部資料端子6保持於L電位至多久以後之數値。 在此，建立時間與保持時間均愈短，輸入接收匣盒之高 速性能愈高。理想上取進Η電位資料時（輸入資料從L.電位— Η電位—L電位遷移時）之建立時間、保持時間，取進l電位 資料時（輸入資料從Η電位—L電位->Η電位遷移時）之建立 時間、保持時間應相等，惟事實上有一方比另一方不良。 來自外部之輸入資料因混有Η電位、L電位，故半導體積體 電路之建立時間、保持時間，將與取進Η電位之建立時間、 保持時間，與取進L電位之建立時間、保持時間之任一不良 之一方相等。 取進Η電位之建立時間、保持時間，與取進L電位之建立 時間、保持時間，有VREF電位依賴性。茲降低VREF電位 時，因Η電位輸入電位與VREF電位之差擴大，Η電位資料 易取進故取進Η電位之建jl時間、保持時間將改善，彳隹因相 反Η電位輸入電位與VREF電位之差縮小，L電位資料不易 取進故取進L電位之建立時間、保持時間將惡化。反之提高 VREF電位時，雖取進L電位之建立時間 '保持時間改善， 惟取進Η電位之建立時間、保持時間將惡化。 如上述，因取進Η電位之建立時間、保持時間，與取進L 電位之建立時間、保持時間，有相輔關係（任一方改善時， 另一方將惡化），故欲使半導體積體電路之建立時間、保持 時間最小，應分別使取進Η電位之建立時間、保持時間，與 取進L電位之建立時間、保持時間相等即可。而因如上述， 9 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 1223924 A7 ____B7 五、發明説明（7 ) 取進Η電位之建立時間、保持時間，與取進L電位之建立時 間、保持時間’有VREF電位依賴性，故將VREF電位設定 於最適電位，即可分別使取進Η電位之建立時間、保持時 間，與取進L電位之建立時間、保持時間相等。 然而，若僅有該半導體積體電路使用VREF電位時，可將 VREF電位變更爲最適電位，惟實際上VREF電位於系統上 與其他半導體積體電路共通使用，無法僅爲某一半導體積 體電路之關係變更VREF電位。例如設於某系統使用共通之 VREF爲1.5 V電位。雖知某一半導體積體電路VREF電位 爲1.6 V時，建立時間、保持時間爲最短，惟其系統上其他 半導體積體電路VREF爲1·5 V最佳時，即不得將VREF電 位從1.5 V變更爲1.6 V。因系統上其他半導體積體電路將 誤動作之故。 其次’參考圖説明本發明之實施形態。於下圖中，同— 或類似部分附予同一或類似符號。 第1實施形熊 用圖說明本發明有關第1實施形態有關之半導體積體電 路。 圖1係本發明第1實施形態有關半導體積體電路構造方塊 圖。圖1有關之部分相當於半導體積體電路之輸入電路部 分’半導體記憶電路時從此處向記憶單元區（未圖示）中之感 測放大器等傳遞信號。輸入接收匣盒1具有輸入端子2、 REF端子3、時脈端子4、輸出端子5之4端子。輸入接收匣 盒1係於輸入時脈端子4之CLOCK信號昇起邊緣，比較輸入 -10- 本紙張尺度適用中國國家榡準(CNS) A4規格(210 x 297公釐) 1223924

A7 B7 發明説明（8 輸入端子2之電位，與&REF端子3輸入之電位，輸入端子2 之電位高於REF端子3之電位時，從輸出端子5輸出η電位之 輸出信號。 於輸入接收匣盒1之輸入端子2，連接外部資料端子6，向 時脈端子4輸入CLOCK信號，由半導體積體電路外部供 給，或於半導體積體電路内部製作之CL〇CK信號。外部 VREF端子7連接於基準電位變換電路8iREFIN端子9。基 準電位變換電路8之輸出REFOUT端子10，連接於VREFint 配線11 ’ VREFint配線11連接於輸入接收匣盒iiREF端子 3。茲將抑制内邵基準電位VREFint變動用電容12，設於 VREFint配線11與接地電位間。 其次，基準電位變換電路8之詳細例係如圖2所示。輸入 端子REFIN9連接於第i電阻13之一方端子，另一方端子連 接於REFOUT端子1〇。第2電阻14之一方端子，連接於 REFOUT端子10，另一方端子連接於接地電位。本實施形 態使内部VREFint電位具有外部VREF電位之0.9倍之關 係。具有此種構造之電路，將第1電阻13與第2電阻14之電 阻比設定爲9 : 1 (例如第1電阻丨3爲9K ohm，第2電阻14爲 IK ohm)時，VREFint配線11呈現VREF X 〇·9之電壓，將 VREFint = VREF X 0.9之電壓加於輸入接收匣盒1之REF 端子3。 其次，輸入接收匣盒1之詳細例係如圖3所示。輸入接收 · 匣盒1具有第1至第5 NMOS電晶體15、17、18、19、20、 第1及第2 PMOS電晶體16、21。第1 NMOS電晶體15將閘 -11 . 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223924 A7 B7 五、發明説明（9 ) 極連接於IN端子2，將汲極連接於第2 NMOS電晶體17之源 極。第2 NMOS電晶體17之没極連接於第1 PMOS電晶體 16之汲極，將閘極連接於OUT端子5及第1 PMOS電晶體16 之閘極。第1 PMOS電晶體16，將源極極連接於電源電位 VDD。第3 NMOS電晶體18，將源極極連接於接地電位， 將閘極連接於時脈端子4，將汲極連接於第1 NMOS電晶體 15之源極。第4 NMOS電晶體19，將汲極連接於OUT端子 5，將閘極連接於第2 NMOS電晶體17、第1 PMOS電晶體 16之汲極。第5 NMOS電晶體20，將閘極連接於REF端子 3 ’將源極極連接於第3 NMOS電晶體18之汲極，將汲極連 接於第4 NMOS電晶體19之源極。此外，第2 PMOS電晶體 21，將其源極極連接於電源電位，將汲極連接於〇υτ端子 5，將閘極連接於第1 PMOS電晶體16之汲極、第2 NMOS 電晶體17之汲極及第4 NMOS電晶體19之閘極。 圖1之電路動作波形如圖4所示。茲輸入外部VREF端子7 之電位VREFext爲一定之1·5 V，外部資料端子6之電位係 將L電位爲ΐ·〇 v，η電位爲2·〇 v之振幅i.o v之信號。於 CLOCK信號之最初昇起邊緣，因資料電位大於vreF電 位，故從輸出端子5輸出Η電位信號。於CLOCK信號之第2 昇起邊緣，因資料電位小於VREF電位，故從輸出端子5輸 出L電位信號。以下，重複此動作，於clock信號之第奇 數昇起邊緣取進Η電位，於CLOCK信號之第偶數昇起邊緣 取進L電位。 具有此種構造之半導體積體電路，使CLOCK信號之昇起 12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1223924 A7 B7 五、發明説明（10 邊緣時序，對資料接腳時序前進，且使外部VREF端子7輸 入之電位上下，試驗輸出端子5輸出之信號。圖5、圖6及圖 7係試驗結果。 圖5係於CLOCK信號之昇起邊緣第奇數正確取進H.電位時 (即正確取進時）判定爲合格(paSS)，誤取進L電位時（即誤取 進時）判定爲不合格（fail)之疏莫圖表（Schmoo Plot)。圖5 中合格區相當於實線之斜線所示區，不合格區相當於合格 區外側之虛線所示區。於此疏莫圖表縱軸表示外部VREF端 子7之電位VREFext，橫軸表示時脈端子4之時脈昇起邊緣 之時序。此疏莫圖表之橫軸左端、右端、中心分別相當 於：輸入端子2從L電位遷移至Η電位之時間經過點；輸入 端子2從Η電位遷移至L電位之時間經過點；CLOCK信號之 昇起邊緣剛好抵達輸入端子2之電位遷移之時序中心之時間 經過點；（參考疏莫圖表上之資料波形）。於此疏莫圖表求合 格區與不合格區之境界線與外部VREF端子7之電位爲1.5 V 之線之X點’以左侧爲a點，右側爲b點。 疏莫圖表左端與a點之時間差表示對CLOCK信號之昇起 邊緣’輸入端子2至多久前成爲Η電位，才能正確取進η電 位資料，相當於取進Η電位資料之建立時間。疏莫圖表右端 與b點之時間差表示對CLOCK信號之昇起邊緣，至多久後 將外邵資料端子ό保持於η電位，才能正確取進η電位資 料，相當於取進Η電位資料之保持時間。圖5之取進Η電位 資料之建立時間爲100 pS，保持時間亦爲1〇〇 ps。 設CLOCK信號之昇起邊緣之瞬間，即將橫軸中心向垂直 -13 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924 A7 _B7 五、發明説明（11 ) 方向上側延伸之直線與合格區與不合格區之境界 ， 時，外機F端子7Μ·5 V之電位線與叫電二: mV，表示至高出外部VREF端子7之電位爲J 5 V多少時 止，正確取進Η電位資料，相當於VREF之Η電位邊際 ’ 圖6係於CLOCK信號之昇起邊緣第偶數正確取進l電位時 判定爲合格，誤取進Η電位時判定爲不合格之疏莫圖:二圖 6中合格區相當於實線之斜線所示區，不合格區相當於合格 區外側之虛線所示區。於此疏莫圖表縱軸表示外部= 子7之電位，橫軸表示時脈端子4之昇起邊緣之時序。此疏 莫圖表之橫軸左端、右端、中心分別相當於:輸入端子2從 Η電位遷移至l電位之瞬間，·輸入端子2從[電位遷移至η電 位之瞬間；CLOCK信號之昇起邊緣剛好抵達輸入端子 電位遷移之時序中心之瞬間；（參考疏莫圖表上之資料波 形）。 ’彳 於此疏莫圖表求合格區與不合格區之境界線與外部¥11£1? 端子7之電位爲1·5 V之線之交點，以左側爲^點，右侧爲4 點。疏莫圖表左端與c點之時間差表示對CL〇CK信號之昇 起邊，、彖，輸入端子2至多久前成爲L電位，才能正確取進[電 位資料’相當於取進L電位之建立時間。 疏莫圖表右端與d點之時間差表示對CLOCK信號之昇起 邊’彖至夕久後將外邵資料端子6保持於L電位，才能正確 取進L電位資料，相當於取進[電位之保持時間。圖6之取進 Η電位資料之建立時間爲2〇〇 ps，保持時間亦爲2〇() ps。 設CLOCK信號之降落邊緣之瞬間，即將橫軸中心向垂直方 -14- 本紙張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐) 1223924 A7 B7 五、發明説明（12 -成嫂 5^»點爲h 向上側延伸之直線與合格區與不合格區之境界，+ · > |位差2 0 0 時，1.5 V之外部VREF端子7之電位線與h點义必 心】5 V多少時 mV，表示至低於外部VREF端子7之電位爲1; 止，正確取進L電位資料，相當於VREF之L電位邊修‘ β多么合格區爲 圖7係圖5與圖6之合成疏莫圖表。此疏莫圖表二 半導體積體電路正確取進資料之區。以此疏莫圖表求""I 區與不合格區之境界線與外部VREF端子7之I·5 ViVREF 線交點，以左側爲e點，右側爲f點。疏莫圖 表左端與6點之 時間差，表示對CLOCK信號之昇起邊緣多久前土輸入端子 2確定，才能正確取進資料，相當於建立時間。疏莫圖表右 端與f點之時間差，表示對CLOCK信號之昇起邊緣多久後 止保持輸入端子2，才能正確取進資料，相當於保持時間。 圖7中建立時間爲200 ps，保持時間亦爲20〇 ps，可知與 圖6所示取進L電位之建立時間、保持時間相等（參考疏莫圖 表上之資料波形）。即半導體積體電路之建立時間、保"持時 間，由取進L電位之建立時間、保持時間決定。又由此圖將 VREF電位從i·5 V提高至丨.6 v，即可將建立時間、:持 時間改善至150ps。又同樣將VREF電位從15 ν提言至工6 V，即可使VREF之Η電位邊際與VREFiL電位邊際7，^目 各300 mV。即由此圖可知，建立時間、保持時間有^ ^ 電位依賴性。 施形態即可將VREF依個別半導體積體電路， a可是，一般之系統，VREF由複數半導體積體電路共有， 無法僅爲其半導體積體電路之關係變更電位，惟適用、本實 變更爲最適 • 15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924 A7 B7 五、發明説明（13 ) 値，可使各個半導體積體電路之建立時間、保持時間最 小。又由改變内部基準電位，可使取進Η電位時之電壓邊際 與取進L電位時之電壓邊際相等，或接近，而可提高半導體 積體電路取進資料時之電壓邊際。故即使噪音乘信號線成 不合格時，本實施形態有成爲合格之可能性增加。又本實 施形態僅追加兩個電阻元件即可實現一點，即有適用於高 積體化半導體積體電路時之規模經濟。 在此，本實施形態並不特別限於半導體記憶裝置適用， 亦同樣適用於記憶體混成邏輯積體電路及MPU等輸入電路 周邊。 又亦可在裝載半導體積體電路之母基板裝載後執行特性 測定，適宜變更内部基準電位VREFint之電位。 第1實施形態之變形例 本例係如圖8所示，設有第1實施形態所示半導體積體電 路之含複數個例如η-1個（η在此例爲3以上自然數）VREF端 子7、基準電位變換電路8、VREFint配線11、電容12及 REF端子3、輸出端子5之電路。而產生（η-1)個夕卜部基準電 位，使用此（η-1)個外部基準電位取進η値資料。此例中 VREF端子7、基準電位變換電路8、VREFint配線11、電 容12及REF端子3、輸出端子5，例如設有2個。而藉外部端 子6將邏輯値3以上之輸入資料輸入輸入端子2，一方面，2 個VREF端子7係供給分別電位不同之2個外部基準電位 VREF。依2個外部基準電位VREF從輸出端子5，輸出邏輯 値3個以上之輸出資料。 16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924

此種構造，即使對（η_υ値之外部基準電位，亦能對應並 形成（n]m内郅基準電位，由此可使半導體積體電路之建 互時間、保持時間最小。此外，由改變内部基準電位，可 絲進Η電位時之電壓邊際與取進L電位時之電壓邊際相 寺，或接近，而可提高半導體積體電路取進資料時之電壓 邊際。於第1實施形態，說明輸入資料之邏輯値爲2，外部 基準電位VREF僅爲-個之例，惟如此例所示，輸人資料之 邏輯値爲3以上，外部基準電位VREF爲複數時，亦 實現。 第2實施形食& 其次，説明使其具有内部VREFint僅高於vref電位〇【 :之情形。本實施形態之半導體積體電路方塊圖，與圖工之 第1實施形態有關半物積體電路方塊圖相同。兹説明與第 1實施形態不同之基準電位變換電路之詳細電路。圖9係本 發明第2實施形態有關基準電位變換電路之電路圖。 在此’ REFIN端子9連接於運算放大器23之負端子24。 運算放大器23之正端子25連接於基準電位變換電路内之 REFCOPY節點26，輸出端子27連接於NM〇s電晶體28之 閘極騎子。NMOS電晶體28之汲極端子連接於rEFc〇py 節點26 ’源極端子連接於接地電位。於refcopy節點26 連接例如電阻値IK ohm之電阻元件29之一端。電阻元件29 之另一端連接於REF〇UT端子1〇。又REF〇UT端子1〇連接 恒電流源3 0。恒電流源3 〇係例如發出丨〇〇 μΑ之恒電流。 半導體記憶裝置，記憶單元需複數種電位，爲了在半導 _17· 本紙張尺度適财S ®家標準(CNS) Α4規格(·Χ297公釐) 1223924 A7 ______B7 五、發明説明（15 ) 體記憶裝置產生其電位’具有複數個恒電流源，可挪用其 電路構造將恒電流源配置於輸入電路周邊。 運算放大器23在輸入正端子25之電位，高於輸入負端子 24之電位時，從輸出端子27輸出H電位，反之輸出乙電位。 此例中REFCOPY節點26之電位V26，高於REFIN端子9之 電位VREF時，因輸出端子27成為H電位，故NM〇s電晶體 28成接通狀態，REFCOPY節點26之電位V26降落。反之 REFCOPY節點26之電位V26，低於REFIN端子9之電位 VREF時’因輸出端子27成為L電位，故NMOS電晶體28成 斷開狀態，REFCOPY節點26之電位V26昇起。由重複其動 作在REFCOPY節點26之電位V26與REFIN端子9之電位 VREF相等時，成平衡狀態。 故REFCOPY節點26呈現與REFIN端子9同電位，即外部 基準電位VREF。在此，恒電流源3〇向電阻元件29與 NMOS電晶體28發出1〇〇 μΑ之恒電流。如此於電阻元件29 兩端產生IK ohm與100 μΑ之積之0.1 v電位差。如上述因 REFCOPY節點26之電壓，與外部基準電位VREF相等，於 REFOUT端子10輸出比VREF高0·1 V分之電位。故輸入接 收匣盒1之REF端子3，有VREFint之VREF加0.1 V分之電 位供給。如此，於本實施形態係與第1實施形態不同，可產 生以和之形式對外部VREF端子7之電位加變化之内部 VREFint電位，容易細緻產生内部VREFint電位。 一般系統VREF由複數半導體積體電路共有，無法僅以其 半導體積體電路之關係變更電位，惟適用本實施形態即可 -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝

1223924 A7 B7 五、發明説明（16 ) 按個別之半導體積體電路，將VREF變更為最適值，可使各 個半導體積體電路之建立時間、保持時間最小。故即使嗓 音乘信號線成不合格時’本實施形態有成為合格之可能性 增加。此外，由改變内部基準電位，可使取進Η電位時之電 壓邊際與取進L電位時之電壓邊際相等，或接近，可提高半 導體積體電路之取進資料時之電壓邊際。 又本實施形態並不特別限於半導體記憶裝置適用，同樣 亦可適用於記憶體混成邏輯積體電路及MPU等輸入電路周 邊。 又亦可在裝載半導體積體電路之母基板裝載後執行特性 測定，適宜變更内部基準電位VREFint之電位。 又亦可將第1實施形態採用之電路輸出VREFint，做為本 第2實施形態之VREF使用，產生VREFint = (VREF X 0.9) + 0.1 V之内部基準電壓。 此外，與第1實施形態之變形例同樣，適用變形本實施形 態時，輸入資料邏輯值為3以上而有複數外部基準電位 VREF時，亦可同樣實現。 第3實施形態 於第1及第2實施形態說明外部基準電位VreF與内部基準 電位VREFint之關係固定之例。預先了解其半導體積體電 路使用環境時，可於半導體積體電路上作進適於其環境之 外部基準電位VREF與内部基準電位VREFint之關係，惟實 際上有時不知其半導體積體電路使用於何種環境，此時適 於其環境之外部基準電位VREF與内部基準電位VREFint之 •19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223924

，係又不了解：故於本實施形態提示具有可由溶絲之程式 叹计，或暫存器組改變外部基準電位VREF與内部基準電位 VREFmt之關係之機構之半導體積體電路之例。 圖1〇係本發明第3實施形態有關半導體積體電路構造方塊 圖。輸入接收厘盒丨具有與第！實施形態相同之構造。輸入 接收匣盒1之輸入端子2連接外部資料端子6，cl〇ck端子4 連接CLOCK信號，由半導體積體電路外部供給，或半導體 ，體電路内部製作。外部VREF端子7連接於基準電位變換 黾各31之REFIN^*^32。基準電位變換電路具有rEFIN 端子32、REF0U丁端子33、ctrl端子“三個端子，由 CTRL端子34輸入之信號，將REFIN端子32輸入之電位， 變換爲其他電位，從REF〇UT端子33輸出。 基準電位變換電路31輸出之REFOUT端子33，連接於内 4基準電位VREFint配線11，内部基準電位VREFint配線 11連接於輸入接收匣盒1之REF端子3。藉CTRL配線36將 來自選擇器35之CTRL信號輸入基準電位變換電路31之 CTRL端子34。選擇器35具有第1輸入端子叨、第2輸入端 子38、輸出端子39及SELECT端子4〇四個端子，依 SELECT端子40輸入之SELECT信號，向輸出端子39輸出 來自第1輸入端子37或第2輸入端子38中任一輸入端子之信 號。此例中，設定例如SELECT信號爲L電位時，從輸出端 子輸出來自第1輸入端子37之輸入信號，若SELECT信號 爲Η電位時，從輸出端子39輸出來自第2輸入端子”之輸入 信號。此例又將熔絲41之輸出信號輸入選擇器35之第1輸入 -20- 本紙張尺度適用中國國家榡準(CNS) Α4規格(210X297公釐) 1223924 A7 __ B7 五、發明説明（18~~ ^ 端子37。 熔絲可利用不可逆記憶元件’例如雷射熔絲、電熔 絲、絕緣膜破壞聽絲等，—度寫入信息即無法再度消除 者。此例之炫絲41可儲存3位元之信息。從溶絲由輸出端子 42向選擇器35輸出信號。又向選擇器35之第場入端子 38 ’輸人來自暫存器43之輸出信號。暫存加表示可逆—己 憶元件’例如drAM元件、SRAM元件、BpR〇M元件 發器等’可將—度寫入信息再度重寫。此例之暫存器43可 儲存3位元之信息。從暫存器43由輸出端子料向選擇器η 輸出信號。 圖11係本發明第3實施形態之基準電位變換電路31之 圖。基準電位變換電路31例如具有運算放大器45、第i至第 4 NMOS電晶體46、47、48、49、第！至第3電阻元件5〇、 51、52，及恒電流源53。基準電位變換電路31之&£17^端 子32連接於運算放大器45之負端子54。運算放大器45之正 撕子55連接於基準電位變換電路31内之REFc〇pY節點 56，輸出端子57連接於NMOS電晶體46之閘極端子。第工 NMOS電晶體46之汲極端子連接於尺£；17(：：〇?丫節點56，源 極端子連接於接地電位。 恒電泥源53發出例如10 μΑ之恒電流。第j至第3電阻元 件50 5 1、52係分別具有例如1 κ ohm、2Κ ohm、4Κ 〇hm電阻値之電阻元件。運算放大器45係在輸入正端子55 之電位向於輸入負端子54之電位時，從輸出端子57輸出Η 電位信號，反之輸出L電位信號。 -21 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 1223924 A7 B7 五、發明説明（19 ) 此例因若REF C ΟP Y節點5 6電位高於REFIN端子3 2，則 輸出端子57之電位成爲Η電位，故第1 NMOS電晶體46成 接通狀態，REFCOPY節點56電位降落。反之，因若 REFCOPY節點56電位低於REFIN端子32，則輸出端子57 之電位成爲L電位，故第1 NMOS電晶體46成斷開狀態， REFCOPY節點56電位昇起。重複此動作使REFCOPY節點 56電位與REFIN端子32電位相等時，即成平衡狀態。成平 衡狀態時，於REFCOPY節點56呈現與REFIN端子32同電 位，即與外部基準電位VREF相等之電位。此例因係3位元 之例，故從基準電位變換電路31之CTRL端子34輸入之 CTRL信號，各位元信號CTRL<0>、CTRL<1>、 CTRL<2>，分別連接於第2至第4 NMOS電晶體47、48、 49之閘極。在此，NMOS電晶體47、48、49之接通電阻爲 小至可忽視。 例如 CTRL<0> = CTRL<1> = CTRL<2> = Η 電位時， 第2至第4 NMOS電晶體47、48、49接通，來自恒電流源 53之電流不流經第1至第3電阻元件50、51、52，而流經第 2至第4 NMOS電晶體47、48、49。如上述，因第2至第4 NMOS電晶體47、48、49之電阻爲小至可忽視，故 REFOUT端子33之電位與REFCOPY節點56電位相等，於 REFOUT端子33呈現與REFIN端子32同電位，即與外部基 準電位VREF相等之電位。 又CTRL<0> = CTRL<1> = CTRL<2> = L電位時，第2 至第4 NMOS電晶體47、48、49斷開，恒電流源53向第1 -22- ---------- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924 A7 B7 五、發明説明（2〇 ) NMOS電晶體46發出10 μΑ之電流。此時，第1至第3電阻 元件50、51、52兩端分別產生10 mV、20 mV、40 MV之 電位差。如上述，由於REFCOPY節點56之電壓與外部基 準電位VREF相等，故於REFOUT端子33輸出比外部基準 電位VREF高70 mV之電位。即由CTRL信號之組合，可於 REFOUT 端子 33 以各 10 mV 輸出 VREF 至 VREF + 70 mV 之電位。此時CTRL信號之Η電位或L電位之組合，與 REFOUT端子33電位之關係如下表1。 【表1】

CTRL<2> CTRL<1> CTRL<0> REFOUT端子之電位 0 0 0 VREF + 70 mV 0 0 1 VREF + 60 mV 0 1 0 VREF + 50 mV 0 1 1 VREF + 40 mV 1 0 0 VREF + 30 mV 1 0 1 VREF + 20 mV 1 1 0 VREF + 10 mV 1 1 1 VREF 茲將具有圖10所示電路之半導體積體電路，裝載於某系 統後，將”111"寫入暫存器43。在此，亦可將暫存器43僅 裝入裝載於母基板上之特定半導體裝置，並對裝載於母基 板上之其他各半導體裝置，藉母基板上之控制匯流排連接 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924 A7 B7 五、發明説明（21 共用。或又亦可於各半導體裝置内設暫存器。而使 SELECT信號爲Η電位，將寫入暫存器43之資料”111，，導至 CTRL端子34。貝4因於基準電位變換電路31，reFOUT端 子33電位與REFIN32電位相等，故内部VREFint電位與外 部基準電位VREF相等。 以此狀態，上下移動外部基準電位VREF，測定VREF電 位之邊際。假定結果，於此系統使内部基準電位VREFint 電位比外部基準電位VREF高50 mV時，VREF之Η電位邊 際與VREF之L電位邊際相等，系統之VREF邊際最廣。此 時，向熔絲41或暫存器43，依表1寫入”010”之資料。用記 錄於熔絲41之資料時，將SELECT信號設定於L電位，而用 記錄於暫存器43之資料時，使SELECT信號爲Η電位。寫入 ”010"之資料後，内部VREFint電位成爲僅比外部基準電位 VREF高50 mV之電位，從系統上看時之VREF電位邊際擴 大。 如此每半導體積體電路改變内部基準電位爲最適値，即 可使取進Η電位時之建立時間、保持時間，與l電位時之建 iL時間、保持時間相等，或接近，而可改善半導體積體電 路之建立時間、保持時間。此外由改變内部基準電位，可 使取進Η電位時之電壓邊際與取進L電位時之電壓邊際相 等，或接近，而可提高半導體積體電路之取進資料時之電 壓邊際。 又熔絲41使用雷射熔絲時，因需以晶圓狀態切斷熔絲， 故無法將其半導體積體電路封入包封體後切斷熔絲記綠資 -24-

1223924 A7 B7 發明説明 料。故試作幾個緊密裝配該半導體積體電路之手统，測定 VREF電位邊際找出認爲最佳之Ctrl信號之組合，於後述 批量内晶圓之雷射祕切斷㈣，適用其組合之資料。 一方面，㈣使用能以電_切絲，或絕緣膜破壞型 溶絲時，因可㈣半㈣積料㈣錄配 vREF電壓絲後將認爲最佳之CTrl錢之組合，錄於 熔絲，故有能以其半導體積體電 π 、 最佳CTRL信肋合之優點。路與m組合，適用 此外，若使用暫存器代替熔絲，因隨時 之组合’故即使一旦將該半導體更RU』 你城姑甘包路緊贫裝配於系統 後，換裝其他线時，亦有能於m CTRL·信號組合之優點。 ^ 乃取1 第4實施形熊 本實施形態將複數個，例如20個第i至第3實施形態有關 半導體積體電路裝載於母基板上。如圖12所示，母基板58 上設有各半導體積體電路59，此外，配置信號線6〇，包本 輸入各半導體㈣電路59之位址信號線 '資料線、時脈信 號線。此外在母基板58上配置VREF信號配線^在母基 板58上之表面一邊之一部分設有輸出入端子部61，執行與 外部系統之信號之輸出入。外部基準電位^^，從輸出入 端子部61藉VREF信號配線62，輸入各半導體積體電路 59。各半導體積體電路實際上各腳端幻，連接於設在母基 板上之位址k號線、資料線、時脈信號線6 0，惟本例並未 圖示個別腳端63與各信號線之連接。 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

裝

1223924 A7 B7 五、發明説明（23 ) 裝載於母基板58上之半導體積體電路59，因應其特性可 在母基板5 8上設定内部基準電位乂11£?丨1^。由適用本實施 形態可依個別之各半導體積體電路變更VREF，而可提供各 個半導體積體電路之建立時間、保持時間最小之半導體裝 置系統。此外，由改變内部基準電位，即可使取進Η電位時 之電壓邊際與取進L電位時之電壓邊際相等，或接近，而可 提供能提高各個半導體積體電路取進資料時電壓邊際之半 導體裝置系統。 依本發明由改變内部基準電位，即可使取進Η電位時之建 立時間、保持時間，與取進L電位時之建立時間、保持時間 相等，或接近，而可改善半導體積體電路之建立時間、保 持時間。 此外，由改變内部基準電位，即可使取進Η電位時之電壓 邊際與取進L電位時之電壓邊際相等，或接近，而可提高半 導體積體電路取進資料時電壓邊際。 圖式之簡要説明 圖1係本發明第1實施形態有關半導體積體電路構造方塊 圖。 圖2係本發明第1實施形態有關半導體積體電路之基準電 位變換電路之電路圖。 圖3係本發明第1實施形態有關半導體積體電路之輸入接 收器電路圖。 圖4係本發明第1實施形態有關半導體積體電路動作波形 圖。 -26- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 1223924 A7 B7 五、發明説明（24 ) 圖5係本發明第1實施形態有關半導體積體電路於第奇數 循環取進Η電位時之疏莫圖表。 圖6係本發明第1實施形態有關半導體積體電路於第偶數 循環取進L電位時之疏莫圖表。 圖7係本發明第1實施形態有關半導體積體電路圖5及圖6 之疏莫圖表之合成疏莫圖表。 圖8係本發明第1實施形態半導體積體電路變形例有關構 造方塊圖。 圖9係本發明第2實施形態有關半導體積體電路之基準電 位變換電路之電路圖。 圖10係本發明第3實施形態有關半導體積體電路構造方塊 圖。 圖11係本發明第3實施形態有關半導體積體電路之基準電 位變換電路之電路圖。 圖12係本發明第4實施形態有關半導體積體裝置系統構造 透視圖。 圖13係先前之半導體積體電路輸入電路部分方塊圖。 -27- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

Claims (1)

1223924 A8 第090115139號專利申請案 B8 中文申請專利範圍替換本(93年4月）漂 六、申請專利範圍 1. 一種半導體積體電路，其特徵為包含： 基準電位變換電路，輸入n-1個（η係2以上之自然數）之 外部基準電位（VREF1、VREF2、…、VREFn-Ι)，變換 外部基準電位以形成n-1個内部基準電位（VREFintl、 VREFint2、…、VREFintn-1)，具有與外部基準電位不 同之一定關係； 輸入電路，上述内部基準電位（VREFintl 、 VREFint2、…、VREFintn-1)做為基準電位，且輸入分 別以·電位表示之η值資料信號，比較判定資料信號與基準 電位，輸出判定結果；及 保持電路，以保持複數位元之資料；且 依儲存於上述資料保持電路之資料，變更上述外部基準 電位，與上述内部基準電位之上述關係。 2. 如申請專利範圍第1項之半導體積體電路，其中上述外部 基準電位（VREF1、VREF2、…、VREFn_l)，與上述内 -部基準電位（VREFintl、VREFint2、...、VREFintn-1) 之上述關係，以VREFintn-1 = VREFn-1 + A(n係2以上 之自然數，A係0以外之有理數）表示。 3. 如申請專利範圍第1項之半導體積體電路，其中上述外部 基準電位（VREF1、VREF2、…、VREFn-Ι)，與上述内 部基準電位（VREFintl、VREFint2、...、VREFintn-1) 之上述關係，以VREFintn-1 = B x VREFn-l(n係2以上 之自然數，B係0以外之有理數）表示。 4. 如申請專利範圍第1項之半導體積體電路，其中上述外部 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924 A B c D 六、申請專利範圍 基準電位（VREF1、VREF2、…、VREFn-l)，與上述内 部基準電位（VREFintl、VREFint2、...、VREFintn-1) 之上述關係，以 VREFintn-1 = C x VREFn-1+D (η 係 2 以上之自然數，C、D係Ο以外之有理數）表示。 5. 如申請專利範圍第1項之半導體積體電路，其中上述資料 保持電路係保持資料為無法重寫之保持電路， 依儲存於上述資料保持電路之資料，變更上述外部基準 電位（VREF1、VREF2、...、VREFn-Ι)，與上述内部基 準電位（VREFintl、VREFint2、…、VREFintn-Ι)之上 述關係。 6. 如申請專利範圍第5項之半導體積體電路，其中上述資料 保持電路係由雷射光切斷或不切斷以保持資料之雷射熔絲 而成， 依儲存於上述雷射熔絲之資料，變更上述外部基準電位 (VREF1、VREF2、…、VREFn-Ι)，與上述内部基準電 -位（VREFintl、VREFint2、···、VREFintn-Ι)之上述關 係。 7. 如申請專利範圍第5項之半導體積體電路，其中上述資料 保持電路係由電流切斷或不切斷以規定保持資料之電流熔 斷型熔絲而成， 依儲存於上述電流熔斷型熔絲之資料，變更上述外部基 準電位（VREF1、VREF2、…、VREFn-Ι)，與上述内部 基準電位（VREFintl、VREFint2、…、VREFintn-Ι)之 上述關係。 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223924 8 8 8 8 A B c D 六、申請專利範圍 8. 如申請專利範圍第5項之半導體積體電路，其中上述資料 保持電路係由電壓破壞或不破壞以規定保持資料之絕緣膜 破壞型熔絲而成， 依儲存於上述絕緣膜破壞型熔絲之資料，變更上述外部 基準電位（VREF1、VREF2、…、VREFn-Ι)，與上述内 部基準電位（VREFintl、VREFint2、...、VREFintn-1) 之上述關係。 9. 如申請專利範圍第1項之半導體積體電路，其中上述資料 保持電路係保持資料可重寫之保持電路， 依儲存於上述資料保持電路之資料，變更上述外部基準 電位（VREF1、VREF2、…、VREFn-Ι)，與上述内部基 準電位（VREFintl、VREFint2、…、VREFintn_l)之上 述關係。 10. 如申請專利範圍第9項之半導體積體電路，其中上述資料 保持電路係由半導體記憶電路而成’ 依儲存於上述半導體記憶電路之資料，變更上述外部基 準電位（VREF1、VREF2、…、VREFn-Ι)，與上述内部 基準電位（VREFintl、VREFint2、·.·、VREFintn-Ι)之 上述關係。 11. 如申請專利範圍第10項之半導體積體電路，其中上述資料 保持電路係由暫存器而成， 依儲存於上述暫存器之資料，變更上述外部基準電位 (VREF1、VREF2、…、VREFn-1)，與上述内部基準電 位（VREFintl、VREFint2、…、VREFintn-Ι)之上述關 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223924 A B c D 六、申請專利範圍 係。 12. 如申請專利範圍第1項之半導體積體電路，其中上述資料 保持電路具備：第1資料保持電路，保持資料無法重寫； 及第2資料保持電路，保持資料可重寫； 依儲存於上述第1資料保持電路或上述第2資料保持電路 之資料，變更上述外部基準電位，與上述内部基準電位之 上述關係。 13. 如申請專利範圍第12項之半導體積體電路，其中更包含選 擇電路，選擇上述第1資料保持電路或上述第2資料保持電 路中之任一電路， 上述控制電路係依儲存於由上述選擇電路選擇之上述第 1資料保持電路或上述第2資料保持電路之資料，變更上述 外部基準電位（VREF1、VREF2、…、VREFn-1)，與上 述内部基準電位（VREFintl 、VREFint2、…、 VREFintn-1)之上述關係。 14. 如申請專利範圍第1、12、13項中任一項之半導體積體電 路’其中以時鐘信號之昇起、降落兩邊緣，或任何一方邊 緣之時序，上述輸入電路比較判定上述輸入之資料信號與 上述η-1值之基準電位，輸出判定結果。 15. —種半導體裝置系統，其特徵為具有： 母基板，包括輸出入端子部及連接於輸出入端子部之資 料信號線及外部基準信號線；及 複數個半導體積體電路，包含：基準電位變換電路，連 接於上述外部基準信號線，輸入η-1個（η係2以上之自然數) -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1223924 8 8 8 8 A BCD 六、申請專利範圍 之外部基準電位（VREF1、VREF2、…、VREFn-l)，變換 外部基準電位輸出具有與上述外部基準電位不同特定關係 之n-1個内部基準電位（VREFintl、VREFint2、…、 VREFintn-1);及輸入電路，將上述内部基準電位做為基 準電位輸入，從上述資料信號線輸入資料信號，比較判定 輸入之資料信號與n-1值之基準電位，輸出判定結果；裝 載於上述母基板上；且 對於上述複數個半導體積體電路，因應各特性選擇性供 給與外部基準電位不同之内部基準電位。 16. 如申請專利範圍第15項之半導體裝置系統，其中更包含資 料保持電路，保持複數位元資料， 依儲存於上述資料保持電路之資料，變更上述外部基準 電位（VREF1、VREF2、…、VREFn-Ι)，與上述内部基 準電位（VREFintl、VREFint2、··_、VREFintn-1)之上 述關係。 17. 如申請專利範圍第15項之半導體裝置系統，其中上述半導 體積體電路更具備：第1資料保持電路，保持資料無法重 寫；及第2資料保持電路，保持資料可重寫； 依儲存於上述第1資料保持電路或上述第2資料保持電路 之資料，變更上述外部基準電位（VREF1、VREF2、…、 VREFn-1)，與上述内部基準電位（VREFintl、 VREFint2、…、VREFintn-1)之上述關係。 18. 如申請專利範圍第15項之半導體裝置系統，其中更包含選 擇電路，選擇上述第1資料保持電路或上述第2資料保持電 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223924 8 8 8 8 A B c D 六、申請專利範圍 路中之任一電路， 上述控制電路係依儲存於由上述選擇電路選擇之上述第 1資料保持電路或上述第2資料保持電路之資料，變更上述 外部基準電位（VREF1、VREF2、…、REFn-Ι)，與上述 内部基準電位（VREFintl、VREFint2、...、VREFintn-1)之上述關係。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)