CN107039066B - 存储器接口电路及其控制方法、存储器系统 - Google Patents

存储器接口电路及其控制方法、存储器系统 Download PDF

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Abstract

本发明公开了存储器接口电路及其控制方法以及存储器系统，其中，所述存储器接口电路包括：多个接收器，分别用于从存储器控制器接收一个时钟信号和多个命令信号；以及信号检测器，用于检测所述存储器接口电路是否接收到所述时钟信号并产生检测结果来使能或禁能所述多个接收器。通过采用本发明的技术方案可从存储器系统中移除传统的时钟使能信号和时钟使能插脚，最终制造成本可降低。

Description

存储器接口电路及其控制方法、存储器系统
【技术领域】
本发明涉及数据存储领域，尤其涉及存储器接口电路及其控制方法以及包括所述存储器接口电路的存储器。
【背景技术】
传统的动态随机访问存储器(Dynamic Random Access Memory，DRAM)模块包括多个插脚(pin)用于从存储器控制器接收数据信号、命令信号、时钟信号以及时钟使能(enable)信号。设计者试图减少插脚的数量以减少制造成本。因此，如何在不影响DRAM的功能的情形下移除或减少DRAM的一个或多个插脚是非常重要的课题。
【发明内容】
本发明提供存储器接口电路及其控制方法以及包括所述存储器接口电路的存储器。可从存储器系统中移除传统的时钟使能信号和时钟使能插脚，最终制造成本可降低。
本发明实施例所提供的一种存储器接口电路包括：
多个接收器，分别用于从存储器控制器接收一个时钟信号和多个命令信号；以及
信号检测器，用于检测所述存储器接口电路是否接收到所述时钟信号并产生检测结果来使能或禁能所述多个接收器。
本发明实施例所提供的一种存储器系统，包括：
存储器控制器，用于产生至少一个时钟信号和多个命令信号；
存储器模块，其中，所述存储器模块包括：存储器接口电路和控制电路；
其中，所述存储器接口电路为本发明实施例中所提供的存储器接口电路；
其中，所述控制电路用于从所述存储器接口电路接收多个输出信号以访问所述存储器模块中的存储器阵列。
本发明实施例所提供的一种存储器接口电路的控制方法，用于控制本发明实施例所提供的存储器接口电路，包括：
检测所述存储器接口电路是否接收到所述时钟信号并产生检测结果来使能或禁能所述多个接收器。
如前所述，在本发明中，检测所述存储器接口电路是否从存储器控制器接收到时钟信号并产生检测结果，所述检测结果用于使能或禁能所述存储器接口电路中的多个接收器。因此，可从存储器系统中移除传统的时钟使能信号和时钟使能插脚，最终制造成本可降低，且存储器的设计可变的更灵活。
【附图说明】
本发明可通过阅读随后的细节描述和参考附图所举的实施例被更全面地理解，其中：
图1为依据本发明的一个实施例的存储器系统100的示意图。
图2为依据本发明的一个实施例的存储器接口电路122的示意图。
图3依据本发明的一个实施例示出了图2所示的部分信号的时序图。
图4为依据本发明的一个实施例的存储器接口电路的控制方法。
【具体实施方式】
在说明书及后续的权利要求当中使用了某些术语来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名称来称呼同一个组件。本文件并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在接下来的说明书及权利要求中，术语“包含”及“包括”为一开放式的用语，故应解释成“包含但不限制于”。此外，“耦接”一词在此包含直接及间接的电性连接手段。因此，如果一个装置耦接于另一个装置，则代表该一个装置可直接电性连接于该另一个装置，或通过其它装置或连接手段间接地电性连接至该另一个装置。
请参考图1，其为依据本发明的一个实施例的存储器系统100的示意图。如图1所示，存储器系统100包括存储器控制器110和存储器模块120，存储器控制器110和存储器模块120均由电源电压VDD供电，其中，存储器模块120包括存储器接口电路122、控制电路124以及存储器阵列126。在该实施例中，存储器控制器110和存储器模块120通过多个连接线进行连接，其中，所述多个连接线用于至少传输双向(bi-directional)数据信号DQ、双向数据选通信号DQS，多个命令信号CMDs以及差分时钟信号CLK。此外，在该实施例中，存储器系统100为易失性(volatile)存储器系统，例如，DRAM系统，也即，存储器控制器110为DRAM存储器控制器，存储器模块120为DRAM存储器模块。
当存储器系统100为DRAM系统，所述控制信号至少包括行地址选通、列地址选通以及写使能信号。此外，图1所示的时钟信号或命令信号可为单向或双向的。
在存储器系统100的操作中，存储器控制器110用于从主机或处理器接收请求，并至少传输数据信号DQ、数据选通信号DQS、多个命令信号CMDs以及时钟信号CLK中的一部分来访问存储器模块120。此外，存储器控制器110可包括相关的一些电路，例如，地址解码器、处理电路、读/写缓冲器、控制逻辑和仲裁器，来执行相应的操作。存储器接口电路122用于从存储器控制器110接收所述数据信号DQ、数据选通信号DQS、多个命令信号CMDs以及时钟信号CLK，并根据所接收的这些信号选择性地输出或不输出多个输出信号至控制电路124。控制电路124可包括读/写控制器，行解码器和列解码器，且控制电路124用于从存储器接口电路122接收所述多个输出信号以访问存储器阵列126。
在该实施例中，存储器系统100不包括传统的时钟使能插脚(可标记为“CKE”)，且存储器接口电路122用于检测存储器接口电路122是否有接收到所述时钟信号CLK以产生检测结果来使能(enable)或禁能(disable)存储器接口电路122中的多个接收器。也即，如果存储器接口电路122从存储器控制110接收到所述时钟信号CLK，存储器接口电路122中的多个接收器被使能以根据所述多个接收的信号产生所述多个输出信号给控制电路124；如果存储器接口电路122未从存储器控制110接收所述时钟信号CLK或其他任意的时钟信号，存储器接口电路122中的多个接收器被禁能，并且控制电路124将不会接收相应的信号来访问存储器阵列126。
由于本发明的实施例专注于存储器接口电路122的设计，因此本发明省略了其他元件的细节描述。
请参考图2，其为依据本发明的一个实施例的存储器接口电路122的示意图。如图2所示，存储器接口电路122包括信号检测器210和多个接收器220_1-220_M。在该实施例中，信号检测器210将检测时钟插脚230上(具体实现中，时钟插脚230可设置在存储器接口电路122内部或外部，用于将时钟信号从存储器控制器发送给存储器接口电路122的接收器220_1，本实施例中时钟插脚230与接收器220_1相连，然而这仅仅用于举例，在其他实施例中时钟插脚124可与220_1-220_M中任意一个相连)的信号来检测所述存储器接口电路是否接收到所述时钟信号，例如，可检测所述时钟插脚上的时钟信号的摆幅(signal swing)是否大于阈值Vth，由此产生检测结果SD，也即，如果所述信号摆幅大于所述阈值Vth，所述检测结果SD具有高电压电平以指示存储器接口电路122接收到所述时钟信号；如果所述信号摆幅小于所述阈值Vth，所述检测结果SD具有低电压电平以指示存储器接口电路122未接收所述时钟信号。当然除了检测时钟插脚的信号的摆幅之外，也可以检测所述信号的参数，例如，电流等，在此不一一列举。在另一个实施例中，信号检测器210可包括迟滞比较器以确定所述时钟信号，例如，如果所述信号摆幅大于第一阈值，信号检测器210开始产生具有高电压电平的检测结果SD；如果所述信号摆幅小于与所述第一阈值不同的第二阈值，信号检测器210开始产生具有低电压电平的检测结果SD，作为举例，假设迟滞比较器输出迟滞阈值Hys_Vth，所述迟滞阈值Hys_Vth包括高阈值Vthh(例如，本实施例所述的第一阈值)和低阈值Vthl(例如，本实施例所述的第二阈值)，因此，如果所述信号摆幅大于所述高阈值Vthh，信号检测器210开始产生具有高电压电平的检测结果SD；如果所述信号摆幅小于与所述低阈值Vthl，信号检测器210开始产生具有低电压电平的检测结果SD。
检测结果SD用于使能或禁能接收器220_1-220_M。当检测结果SD指示存储器接口电路122接收到时钟信号CLK，检测结果SD使能接收器220_1-220_M；与此同时，接收器220_1接收时钟信号CLK以产生输出时钟信号CLK_OUT至控制电路124，接收器220_2-220_M分别接收命令信号CMD[1]-CMD[N]以分别产生输出命令信号CMD[1]_OUT-CMD[N]_OUT至控制电路124。此外，当检测结果SD指示存储器接口电路122未接收时钟信号CLK，检测结果SD禁能接收器220_1-220_M，也即，接收器220_1-220_M将不会输出输出时钟信号CLK_OUT以及输出命令信号CMD[1]_OUT-CMD[N]_OUT至控制电路124，也即，控制电路124不会工作并不会访问存储器阵列126。
图3依据本发明的一个实施例示出了图2所示的部分信号的时序图。需要注意的是，在图3所示的实施例中，输出时钟信号CLK_OUT大致上等于时钟信号CLK，命令信号CMD[1]大致上等于输出命令信号CMD[1]_OUT，但是，这并不是对本发明进行限定。在其他实施例中，输出时钟信号CLK_OUT和命令信号CMD[1]可根据存储器模块120的逻辑需求而被产生。
图4为依据本发明的一个实施例的存储器接口电路的控制方法。根据图1-图4以及前面已有的披露，该方法的流程描述如下：
步骤400：流程开始。
步骤402：提供多个接收器分别用于从存储器控制器接收一个时钟信号和多个命令信号。
步骤404：检测存储器接口电路是否接收到所述时钟信号，如果检测结果为是，流程进入步骤406；如果检测结果为否，流程进入步骤408。
步骤406：使能所述多个接收器。
步骤408：禁能所述多个接收器。
关于步骤404、步骤406、步骤408的具体实现可以参考前面的存储器接口电路122的实施例中的相关描述，在此不进行赘述。
综上所述，在本发明的存储器系统中，存储器接口电路使用信号检测器来检测所述存储器接口电路是否从存储器控制器接收到时钟信号并产生检测结果，所述检测结果用于使能或禁能多个接收器。因此，可从存储器系统中移除传统的时钟使能信号和时钟使能插脚，最终制造成本可降低，且存储器的设计可变的更灵活。
权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种存储器接口电路，其特征在于，包括：
多个接收器，分别用于从存储器控制器接收一个时钟信号和多个命令信号；以及
信号检测器，用于检测所述存储器接口电路是否接收到所述时钟信号并产生检测结果来使能或禁能所述多个接收器；
所述存储器接口电路连接时钟信号插脚；所述信号检测器用于检测所述时钟信号插脚上的所述时钟信号的摆幅与迟滞阈值的关系来来检测所述存储器接口电路是否接收到所述时钟信号，其中，所述迟滞阈值包括第一阈值和第二阈值，且所述第一阈值大于所述第二阈值，且当所述信号检测器检测到所述时钟信号插脚上的所述时钟信号的摆幅大于所述第一阈值，所述信号检测器开始产生第一检测结果以使能所述多个接收器；当所述信号检测器检测到所述时钟信号插脚上的所述时钟信号的所述摆幅小于所述第二阈值，所述信号检测器开始产生第二检测结果以禁能所述多个接收器。
2.如权利要求1所述的存储器接口电路，其特征在于，当检测到所述存储器接口电路接收到所述时钟信号，产生第一检测结果使能所述多个接收器；且当检测到所述存储器接口电路未接收所述时钟信号，产生第二检测结果禁能所述多个接收器。
3.如权利要求2所述的存储器接口电路，其特征在于，当检测到所述存储器接口接收到所述时钟信号，产生第一检测结果使能所述多个接收器分别从所述存储器控制器接收所述时钟信号和所述多个命令信号，并分别产生输出时钟信号和多个输出命令信号至存储器模块的控制电路；当检测到所述存储器接口未接收所述时钟信号，产生第二检测结果禁能所述多个接收器以不输出任意信号给所述存储器模块的所述控制电路。
4.如权利要求1所述的存储器接口电路，其特征在于，应用在动态随机访问存储器中。
5.一种存储器系统，其特征在于，包括：
存储器控制器，用于产生至少一个时钟信号和多个命令信号；
存储器模块，其中，所述存储器模块包括：存储器接口电路和控制电路；
其中，所述存储器接口电路包括如权利要求1-4中任一项所述的存储器接口电路；
其中，所述控制电路用于从所述存储器接口电路接收多个输出信号以访问所述存储器模块中的存储器阵列。
6.如权利要求5所述的存储器系统，其特征在于，所述存储器控制为动态随机访问存储器控制器，所述存储器模块为动态随机访问存储器模块。
7.一种存储器接口电路的控制方法，其特征在于，所述存储器接口包括多个接收器分别用于从存储器控制器接收一个时钟信号和多个命令信号，所述控制方法包括：
检测所述存储器接口电路连接的时钟信号插脚上的所述时钟信号的摆幅与迟滞阈值的关系来检测所述存储器接口电路是否接收到所述时钟信号，其中，所述迟滞阈值包括第一阈值和第二阈值，且所述第一阈值大于所述第二阈值，当检测到所述时钟信号插脚上的所述时钟信号的摆幅大于所述第一阈值，产生第一检测结果以使能所述多个接收器；当检测到所述时钟信号插脚上的所述时钟信号的所述摆幅小于所述第二阈值，开始产生第二检测结果以禁能所述多个接收器。
8.如权利要求7所述的控制方法，其特征在于，所述检测所述存储器接口电路是否接收到所述时钟信号并产生检测结果来使能或禁能所述多个接收器的步骤包括：
当检测到所述存储器接口电路接收到所述时钟信号，产生第一检测结果使能所述多个接收器；以及
当检测到所述存储器接口电路未接收所述时钟信号，产生第二检测结果禁能所述多个接收器。
9.如权利要求7所述的控制方法，其特征在于，所述检测所述存储器接口电路是否接收到所述时钟信号并产生检测结果来使能或禁能所述多个接收器的步骤包括：
当检测到所述存储器接口接收到所述时钟信号，产生第一检测结果使能所述多个接收器分别从所述存储器控制器接收所述时钟信号和所述多个命令信号，并分别产生输出时钟信号和多个输出命令信号至存储器模块的控制电路；以及
当检测到所述存储器接口未接收所述时钟信号，产生第二检测结果禁能所述多个接收器以不输出任意信号给所述存储器模块的所述控制电路。
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US15/247,870 2016-08-25
US15/247,870 US10141044B2 (en) 2016-02-02 2016-08-25 Memory interface circuit having signal detector for detecting clock signal

Publications (2)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10504581B1 (en) * 2018-06-26 2019-12-10 Nanya Technology Corporation Memory apparatus and operating method thereof
CN111052241B (zh) 2018-08-14 2023-11-17 联发科技股份有限公司 延迟追踪方法以及存储器系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209630A (zh) * 1997-08-25 1999-03-03 日本电气株式会社 半导体存储装置
US6151274A (en) * 1996-09-17 2000-11-21 Fujitsu Limited System configured of synchronous semiconductor device for adjusting timing of each input and semiconductor device used therefor
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433607B2 (en) 1998-01-21 2002-08-13 Fujitsu Limited Input circuit and semiconductor integrated circuit having the input circuit
DE10244400B4 (de) 2002-09-24 2008-11-27 Qimonda Ag Schaltungsanordnung mit Taktsignal-Ermittlungs-Einrichtung
US7142478B2 (en) * 2004-03-19 2006-11-28 Infineon Technologies Ag Clock stop detector
KR100612950B1 (ko) * 2004-04-22 2006-08-14 주식회사 하이닉스반도체 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법
KR100674994B1 (ko) 2005-09-10 2007-01-29 삼성전자주식회사 메모리 장치의 입력 버퍼와 메모리 제어장치 및 이를이용한 메모리 시스템
KR101655903B1 (ko) 2009-08-07 2016-09-08 삼성전자주식회사 입력 버퍼 회로, 반도체 메모리 장치 및 메모리 시스템
KR20110056124A (ko) 2009-11-20 2011-05-26 삼성전자주식회사 전력 소모를 감소한 메모리 콘트롤러, 메모리 장치 및 메모리 시스템
KR101131570B1 (ko) 2010-11-15 2012-04-04 주식회사 하이닉스반도체 반도체 메모리 장치
WO2012122381A2 (en) * 2011-03-09 2012-09-13 Rambus Inc. Power-management for integrated circuits
US9871518B2 (en) * 2016-02-02 2018-01-16 Mediatek Inc. Memory interface circuit capable of controlling driving ability and associated control method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6151274A (en) * 1996-09-17 2000-11-21 Fujitsu Limited System configured of synchronous semiconductor device for adjusting timing of each input and semiconductor device used therefor
CN1209630A (zh) * 1997-08-25 1999-03-03 日本电气株式会社 半导体存储装置
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路

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