CN1209630A - 半导体存储装置 - Google Patents

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Abstract

本发明提供能防止因数据总线和时钟等的布线负载而引起的信号传输延迟、和因歪斜失真等而引起的误动作的半导体存储装置。在把从存储器控制器MC来的基准时钟信号RCLK用的信号线连往配置在最远端的存储元件群M＃n之后,再从该存储元件群M＃n到最近端的存储元件群M＃0,顺次连接在第1的端子RCLK1＃i间。并且,把基准时钟信号RCLK用的信号线,从最近端的存储元件群M＃0到最远端的存储元件群M＃n,顺次连接在第2的端子RCLK2＃i间。

Description

半导体存储装置
本发明涉及一种用信号线总线和数据总线连接多个存储元件群和1个控制电路而构成的半导体存储装置，特别是，涉及使用称之为数据传输速率高的同步DRAM的存储元件群(存储器件)的半导体存储装置。
以往，一般作为同步DRAM来构成半导体存储装置。由于这种同步DRAM采用，与从外部输入的时钟信号配合进行读出写入动作，提取先行输入指令信号、读出地址等的方式，故具有能够高速地取出连续数据的优点。一般地说，在作为系统使用的情况下，对存储控制器(以下称为MC)并行连接多个同步DRAM(M#1～M#n)，用控制信号控制其动作。就以图2中的信号来说，时钟信号(CLK)、RAS信号(RASB)、CAS信号(CASB)及写入信号(WEB)相当于控制信号。因此，把RAS信号、CAS信号、写入信号叫做指令信号，通过各个信号的高“1”、低“0”的组合而形成种种指令。
在指令中，有从M#1～M#n中读出数据的读指令，相反，从MC向M#1～M#n中进行写入数据的写指令。读指令是RASB为1、CASB为0和WEB为1的情况，而写指令是RASB为1、CASB为0和WEB为0的情况。进而，这些指令借助于时钟信号(CLK)受到定时的限制，识别CLK从0位移到1的时间的RASB、CASB、WEB状态来作为指令。
CLK是周期性地反复0与1的信号，是用于决定指令哪一时刻开始同步DRAM执行，而且，还是对M#1～M#n的n个同步DRAM之内的哪一个同步DRAM给予指令，故分别输入片选信号CS#1～CS#n，在仅仪要给予指令的同步DRAM输入指令的定时内，片选信号变为1。进而，具备有在指定同步DRAM内的存储单元的地址的地址总线(ADD.BUS)和MC及M#1～M#n之间进行数据的存取的数据总线(DATA.BUS)。
图8是着眼于现有的MC和仅仅一个同步DRAM(M#i)的情况，用于说明各信号线的连接图。为说明简单起见已省略了片选信号。
CLK和指令信号、地址总线是从MC向M#i的一个方向的信号，在MC一侧分别配备有驱动器，在M#i一侧备有用于接收其信号的接收器。但是，有关数据总线，为了成为MC与M#i的双向信号，在MC侧、M#i侧分别备有驱动器和接收器。时钟接收器产生内部时钟(ICLK)，且使用于指令、地址、数据等的锁存和读出数据的送出。所谓锁存是意味着，在CLK从0上升到1的情况下，下一个周期，即下一次从0到变成1为止将继续保持信号不变。
通过这一操作，在CLK从0变成了1之后，例如使RASB从1变成0，也变为没有从M#i的内部指令锁存电路1传输到先前连接的部分中去的电路。有关其它信号也是同样的。这样的动作也可以说，是在每一个CLK周期内接收指令。
在这里，参照图9和图10说明写入/读出的动作。首先，图9示出说明写入动作的各M#i的输入信号波形。信号名称后加上#号，对应于用于说明本发明实施例的图2中的M(#号)。首先，时钟#0周期性地反复“0/1”。指令#0对应于空白的部分，在M#0中，时钟#0在从0位移到“1”的定时内进行锁存。在指令#0和地址#0中画有斜线的部分，是片选信号CS#0处于“0”状态的期间，而空白的部分是处于“1”状态的期间。
在CS#0为“0”的状态情况下，形成指令的各信号可以处于“0”或“1”的一种状态，这意味着在M#i中还没有接收信号。关于地址#0也是同样的。数据#0，除“0”和“1”以外，存在采取“0”和“1”之间的大致中间电位的状态“Hi-z”，这一状态就是在数据总线上没有写入动作期间中的写入数据和从读出动作的读出数据时的状态。把写入数据送给M#0的写入指令，与列地址同时给出。
对于M#2、M#4也进行同样的写入动作。在图9中，Td#2和Td#4分别意味着时钟、指令、地址的各信号，从MC达到M#2和M#4所需要的延迟时间。就以M#0作为基准来说，之所以将M#0几何上最靠近于MC进行配置，是为了使从MC到M#0的延迟时间几乎变成“0”。
产生延迟时间的原因是伴随各信号线而来的寄生电阻和寄生电容，延迟时间大致与布线距离成正比例关系。而且，与Td#2比较，Td#4较大。并且，特别是数据总线，在寄生电容这点上，由于比指令信号或地址信号或时钟信号要大，所以Tdd#2比Td#2要大，同样Tdd#4变成比Td#4大。如图8所示，大多在数据总线上附有寄生电容的理由，是因只在数据总线的M#i侧同时配备接收器和驱动器，还由于配置了多个M#i，所以对其它信号就造成驱动器的寄生电容增加部分。
在图9中，还定义了Ts#0，但把它叫做建立时间。将数据总线的数据建立时间表记为Tsd#2和Tsd#4。看图9就清楚，建立时间，就是将时钟定义为基准，因而使时钟、指令和地址在延迟时间方面一致起来。因此，在对这些信号的建立时间方面没有出现由所处地点决定的依存关系。但是，关于写入数据，由于延迟时间比其它信号要大，所以可以解释，建立时间伴随从MC来的布线距离增加而缩短。
其次用图10说明以往的读出动作。对于读出动作也与写入动作一样给予读指令和地址。Td#2和Td#4表示延迟时间。与写入动作不同，读出数据的读出时间，处于与从MC送出指令和地址的时间不同的时刻。在M#i内部，由于需要有从MC接收读指令和地址到在数据总线上读出的时间Tac#0、Tac#2和Tac#4的时间，这些时间为彼此相等的时间。因此，例如M#2中的读出数据，对于MC中的时钟#mc，将经过Td#2+Tac#2的时间后被读出来。
在M#4变成Td#4+Tac#4。进而等待这些读出数据达到，分别需要Tddf#2、Tddf#4的时间。这些将分别用数据#mcf2和数据#mcf4来表示。读出数据的建立时间，在写入动作的情况下与各M#i的时钟#i相对而言对其作定义，并对接收读出数据的MC的时钟#mc进行定义，在图10中，对于数据#mcf0、数据#mcf2分别对应Tsdf#0、Tsdf#2。但是，对于数据#mcf4，由于延迟时间过大，变为基准时间的后方而不能取入建立时间，故未示出。
在这里，用图11～图13来说明同步DRAM中的建立时间的分配。图11示出了，通过示出传输门TG，把输入信号IN作为输出信号OUT，行使锁存动作的电路。图12、图13一起为图11中所标的信号Φ、IN、OUT的动作波形图，图12是说明在建立时间为时间不足的情况下引起的不合适，而图13是说明在保持时间不足够的情况下引起的不合适。这里，所谓保持时间，是使基准信号Φ从0变为1(ΦB是从1变为0)后的时间，作为继续保持输入IN的时间，并在图中以Thold表示之。在图12中以Tsetup表示建立时间。
在图11～图13的例子中，设想的是，输入IN传送1，锁存信号Φ进行锁存，将输出OUT保持为1的情况。但是，假定Tsetup过短，则变成在OUT充分迁移前关断TG，并造成OUT被固定于1而回到未关断的0电平。这就是Tsetup过短时的不合适的内容。相反，若把Thold取得过短，则OUT虽然一度迁移稳定在1的电平上，但是在TG关断的动作中，IN就从1迁移到0了。因此，在TG关断时间之前输入IN的0电平，OUT最终呈现下降到0的现象。这就是因Thold过短引起不合适的内容。由以上的原因，如果相对于基准信号，Tsetup和Thold没有充分满足需要，则在MC与M#i之间不能收受信号是可以理解的。
可是，近几年来随时钟的高频化，时钟周期缩短，虽然建立时间和保持时间的合计最大值大致与时钟周期对应，但布线的信号延迟时间(1ns～2ns)变成为能影响时钟周期(5ns以下)，其结果，不能充分产生建立时间，或者，正热烈讨论保持时间不足的问题。这种起因于，在短时间内进行大量数据收受的系统，因这一问题而处于不能实现进一步高频化，或高速化的状态。在图10中，已明确示出了其理由。
在图10中，可以看出，从M#4读出的数据#mcf4，与MC的锁存时间在时间上不配合，并且，从M#2读出的数据#mcf2，没有产生必要而充分的建立时间Tsdf#2的现象。在有关写入动作的图9中，同样地虽然在Tsd#4中建立时间缩短了，但没有图10的读出动作中见到的明显程度。其原因在于，对于指令、地址、写入数据来说，为从MC向M#i的同一方向，而在读出动作中，由于指令、地址的传输方向与读出数据的传输方向相反，延迟时间随M#i的所处地点，在写入动作以上大大改变。因此，改善读出动作中的建立时间就是课题。
现在假定，为了改善读出动作时的建立时间，对全部的M#i施行缩短在图10中所示的读出延迟时间Tac#i，并延长Tsdf#i的改造。这样一来，从MC来看，这一次变成为，在近端一侧的M#i读出数据，例如，数据#mcf0的保持时间Thdf#0过分缩短，造成不合适。如果全部M#i，同样地在时间之前没有读出读出数据的时间，从MC来看则可改善配置于远端一侧的数据#mcf2的建立时间Tsdf#2。而且，如果到提取数据#mcf0的建立时间程度之前没有时间，则由图可知，变成了没有提取数据#mcf0的保持时间Thdf#0。因此，可考虑的是，采用将信号布线的延迟时间缩到极其之小的办法作为解决该问题的方法。把该方法的更具体的一个例子作为其它的现有例揭示如下。
作为与本申请发明技术领域类似的其它现有例，有特开平3-222192号公报的“半导体集成电路器件”。在这一其它的现有例中，在具备多个随机存取存储器的带有逻辑功能的存储器等之中，在按照ECL电平那样的各随机存取存储器内中继分配时钟信号，而且共同设有要使到各随机存取存储器的距离的偏差变为最小，配置在半导体衬底的中央部分的时钟分配电路。与各随机存取存储器对应一个个地设有，根据规定的时钟信号形成MOS电平的内部时钟信号的时钟开关放大器，以及根据上述内部时钟信号形成写入动作中必要的规定的写入脉冲，而且可调整其上升定时和信号振幅等的写入脉冲发生电路。由此，实现了抑制内部时钟信号与写入脉冲之间以及各随机存取存储器的写入脉冲相互之间的歪斜失真，并可使带有逻辑功能存储器的写入动作高速化。
虽然在上述其它的现有例中多少得到改善，但是在迅速缩短时钟周期的现有的技术进步方面，哪一条布线的延迟时间的影响也将显现出来，又要面临这个问题。因此，所谓根本性解决对策就是随之不成为问题。
本发明的目的是提供一种防止因连接存储控制器和同步DRAM群的数据总线和时钟等的布线负载而产生的信号传输延迟，和因歪斜失真而引起的误动作的半导体存储装置。
为了达到这样的目的，本发明的半导体存储装置包括，具有列状或阵列状配置的多个存储元件群(M#i(其中，i是0≤I≤n,n是大于1的自然数))和该存储元件群的存储控制器，由该存储控制器发生的基准时钟信号分别与多个存储元件群连接，进而在存储控制器与多个的存储元件群之间由时钟、指令信号、地址总线及数据总线连接，其特征存于，存储元件群(M#i)备有接收基准时钟信号(RCLK)的2个端了(RCLK1#i、RCLK2#i)，具有：把从存储控制器来的基准时钟信号(RCLK)用信号线往在最远端配置的存储元件群(M#n)上连接，并从该存储元件群(M#n)到最近端的存储元件群(M#0)顺次连接一方的端子(RCLK1#i)间的第1信号线，以及把基准时钟信号(RCLK)用信号线从最近端的存储元件群(M#0)到最远端的存储元件群(M#n)顺次连接另一方的端子(RCLK2#i)间的第2信号线而构成。
还有，上述半导体存储装置，为了取得存储控制器(MC)与存储元件群(M#i)的动作同步，在存储控制器(MC)内具有时钟驱动器与在存储元件群(M#i)内具有时钟接收器；在存储元件群(M#i)内具有差分检测电路；若该差分检测电路，检测在2个端子(RCLK1#i、RCLK2#i)之间所接收的基准时钟信号的时间差值，并根据时间差值的大小，能够对读出数据的输出时间进行调整就可以。
并且，具有输出上述的时间差值作为规定的判定值“0～m”(但，m为任意的自然数)，并调整读出数据的输出时间的输出控制时钟发生电路，若该输出控制时钟发生电路取进在时钟接收器中发生的内部时钟(ICLK)和规定的判定值“0～m”，输出规定的输出时钟(OCLK)就可以。
另外，若使规定的输出时钟(OCLK)在时间上任意移动，而且该输出时钟(OCLK)能够保持时钟驱动器输出的时钟(CLK)及任意周期和/或相位就行。
图1示出本发明的半导体存储装置的实施例的存储控制器和同步DRAM的结构框图。
图2是用于说明存储控制器和同步DRAM群之间的信号连接电路图。
图3示出读出动作例的定时波形图。
图4示出差分检测电路的具体结构例的电路图。
图5示出示出控制时钟发生电路的具体结构例的电路框图。
图6示出基准时钟锁存方法的动作一例的定时波形图。
图7示出示出控制时钟发生电路的动作一例的波形图。
图9示出现有的写入动作一例的波形图。
图10示出现有的读出动作一例的波形图。
图11是用于说明信号锁存动作的锁存电路图。
图12是用于说明信号建立时间的定时波形图。
图13是用于说明信号保持时间的定时波形图。
下面参照附图，详细地说明本发明的半导体存储装置的实施例。参照图1～图7，示出了本发明的半导体存储装置的一个实施例。《整体结构》
图1和图2示出本实施例的半导体存储装置整体结构一例的电路框图。本实施例的半导体存储装置，涉及同步DRAM(M#i)的读出动作，存储器控制器(MC)，在从与MC连接的全部的M#i送出的全部读出数据的取得中，给以锁存可能的建立时间和保持时间，且补偿了因布线的负载而产生的信号传输延迟、歪斜失真偏差等。下面详细叙述其内容。
在图1和图2中，在存储器控制器(MC)内备有基准时钟驱动器。在同步DRAM(M#i)内备有接收从基准时钟驱动器输出的信号RCLK的端子RCLK1#i和RCLK2#i。首先，对MC，与配置于最远端的M#n的RCLK1#n进行连接，依次与配置于近端一侧的M#i的RCLK1#i进行连接，最后与配置于最近端的M#0的RCLK1#0进行连接。
其次，RCLK与RCLK2#0进行连接，下一次相反，向着远端依次与RCLK2#i进行连接，最后与配置于最远端的M#n的RCLK2#n进行连接。并且，如图1所示，在同步DRAM(M#i)内备有差分检测电路和输出控制时钟发生电路。差分检测电路取进接收RCLK的基准时钟接收器1、2的输出，输出判定值0～m的信号。输出控制时钟发生电路取进由时钟接收器产生的内部时钟(ICLK)和判定值0～m，产生输出时钟(OCLK)。将OCLK输入到数据输出电路1～n中去。《作用》
由图2可知，由MC产生RCLK之际，就用RCLK1#i接收的时间与用RCLK2#i接收的时间之差(Tdrclk#i)而言，从MC来看，与M#i被配置在某一距离的配置位置存在相关关系。也就是，对于MC，配置于最近端的M#0中的Tdrclk#0最小，而配置于最远端的M#n中的Tdrclk#n最大。图1的差分检测电路判断该Tdclk#i的大小程度，输出判定值0～m。该判定值0～m，以M+1等级的级差进行评价。
输出控制时钟发生电路，输入内部时钟(ICLK)，并产生与ICLK同步的时钟(FCLK)。ICLK由于是与CLK同步，故CLK与FCLK也是同步的。进而，输出控制发生电路可以是在时间上任意移动OCLK的相位。而且，OCLK与CLK保持完全同一的周期及相位，或进而，可以产生比CLK相位超前的时钟等。
在输出控制时钟发生电路中，也输入判定值0～m。可以产生任意相位且与CLK同一周期的OCLK的输出控制时钟发生电路，按照判定值0～m将OCLK的相位固定到规定的相位上。判定值0～m反映了Tdclk#i的大小，Tdclk#i越大，则OCLK的相位在时间上向前移动就越大。OCLK作为控制用时钟，被输入到数据输出电路1～n中去。
接收读指令的同步DRAM(M#i)，放大由地址指定的存储单元的信息，并输送到内部读出写入总线上。决定向M#i的外部输出其内部读出写入总线上的数据的时间的电路，是数据输出电路1～n的分配任务。数据输出电路1～n，在规定时间到来之前，不会把读出写入总线上的数据输送到数据驱动器中。输送时间，变成了输出启动信号(OE)为1，OCLK从0变为1的定时。OE是从输入读指令的时间经过规定的时间变为1的信号，是用从周期性产生的FCLK的0变为1的上升边内的上升边沿，来决定使数据输出电路1～n动作的信号。
OCLK的相位，M#0在时间上最慢，而M#i远离MC，或随着信号线加长在时间上相位将成为超前的相位。在图3中，用波形输出了本实施例的读出动作。若OCLK的相位在时间上向前移动，则Tac#i变成其部分的较短时间。即，就Tac#i而言，下面的关系式(1)成立。
Tac#0＞Tac#1＞Tac#2＞…＞Tac#n    (1)
指令、时钟、地址达到M#i前的时间Td#i和已被读出的数据#i达到MC前的时间Tddf#i是与以往同样的。从位于离MC远端一侧的M#4来的数据#mcf4达到MC的时间，是读出指令自MC发出信号到经过时间(Td#4+Tac#4+Tddf#4)后的时间。《结构的详细部分》
把本实施例的各部分的结构例子示于图4、图5、图6和图7中。
首先，图4是差分检测电路的个实施例。基准时钟接收器1和2分别输出IRCLK1、IRCLK2，被输入到异或电路41中而输出DRCLK。DRCLK只输出，IRCLK1从0变为1的时间与IRCLK2从0变为1为止的时间之间的差分1。这个样子示于图6中，图中的符号Tdc意味着时间的差分。
在图4中，保持差分长度输出信号DRCLK时，N沟型晶体管(以后称为NTR)46导通。同样与门42如输出1,NTR47就导通，与门43如输出1，NTR48就导通。但是，与门42输出1的条件必须是Tdc为2级以上反相器的时间长度。与门43输出1的条件必须是Tdc为4级以上反相器的时间长度。
下面叙述输出基准时钟IRCLK1和2之前的图4中的各个信号的电平。PRE为“0”、信号49和410及411为“1”、信号Φ为“0”、信号ΦB为“1”、信号412和413及414为“0”、判定值0～2已变为“0”。因此PRE从0变为1，P沟型晶体管44导通。在以上的状态下输入IRCLK1和2。这时NTR46、47、48至少一个导通，然后信号Φ从0变为1、信号ΦB从1变为0、信号412、413、414的状态被锁存。在该锁定后的状态中，如仅仅信号412为1，NOR415就输出1。也就是，判定值0变为1。另外，假定，若信号412、413一起变为1，则这一次仅判定值1变为1。同样若信号414、413、412一起变为1，则仅判定值2成为1。
在图4中知道了判定值为0～2的电路，但可以容易地增加电路以便输出0～m的判定值。作为输出控制时钟发生电路，在图5中，举出了一般都知道的锁相环方式(Phase Locked Loop：以后称为PLL)。图5的时钟焊盘意味着是同步DRAM的CLK端子。并且，VREF分别是输入到接收CLK信号的基准型时钟初级中的基准信号，且约取0与1之间的中间电位。基准型时钟初级，把VREF作为基准，判断时钟是0还是1。基准焊盘是接收该VREF的端子。ICLK对应于图1的内部时钟。
PLL由PD(相位检测器/Phase Detector)、CP(充电泵/ChargePump)LPF(低通滤波器/Low Pass Filter)和VCO(压制振荡器/VoltageControlled Ossilator)等构成。这些都是公知的电路。TG是传输门，使根据从总线0到从总线m之中来的判定值0～m差的一个通过。通过了TG的信号就是FCLK，把ICLK和FCLK一起输入到PD里。
PLL的工作在于使ICLK和FCLK的相位一致。如图7所示，通过PLL的工作使ICLK和FCLK的相位一致起来。Tx是表示，在PD中输入时钟后直至得到VCO的输出为止的延迟时间。同样，Td2是信号通过由反相器与布线的负载构成的通路所需的时间，Td1是把CLK用作ICLK输出所需的时间。
Td3m是在选择总线0～m之内哪一个时改变的时间，在图5中是，在判定值m为1选择总线m的情况下，信号通过该区间所需的时间。其次，用图7的波形说明图5的动作。输入CLK后，经Td1的延迟时间，输出ICLK。借助于PLL的工作，将通过PLL的延迟时间Tx调整到最佳，这时FCLK的相位成为正好与CLK的相位相等。
(Td1+Tx+Td3i)＞(Td1+Tx+Td2)(2)
由于式(2)的关系成立，故OCLK1比FCLK相位超前了。
Td3i=(Td1+Td2)(3)
进而，在图中示出了式(3)的关系成立的情况，这时CLK与OCLK1相位就一致了。
Td3i′=((Td1+Td2)+Tdf)    (4)
OCLK2的情况是表示式(4)的关系成立。它表示用判定值把Td3i′变更为时间较长的总线，再从TG作为FCLK进行输出。在这样的情况下，与CLK比较，OCLK2仅Tdf部分相位超前了。
其次，为了决定FCLK的相位，必须锁存从基准时钟来的信息，因而用图6说明其具体的设定方法的例子。首先，在基准时钟输出周期中输出基准时钟。其结果，在M#n中，如图6的那样接收RCLK1#n和RCLK2#n，在差分检测电路内保持Tdc的幅度并输出DRCLK#n。接着把Φ#n输出到模式寄存器置位周期中，根据Tdc的长度锁存输出的判定值0～m。
所谓模式寄存器置位是进行用于规定同步DRAM的动作模式的指令，是地址的组合，决定脉冲串长、执行时间等。有关这些脉冲串、执行时间，由于离开了本内容，为了简单化起见省去说明。接着在基准时钟置位周期内使基准时钟回到0。
图6中数据#n由于未使用而处于Hi-z状态，信号MRS#n是表示已接收到模式寄存器置位指令的M#n内部的信号。通过以上的3个周期，根据锁存M#n的判定值，决定FCLK的相位。
在上述实施例中，从MC来看，如图3中的M#4被配置于最远端，则从M#4来的读出数据，在MC接收时的建立时间就变为Tsdf#4，虽然在现有的系统中，建立时间不能取出而发生不合适，但确保了建立时间。并且，从MC来看，处于最近端的M#0的读出数据的保持时间是Thdf#0，而在现有技术中要确保远端一侧的Tsdf#4，则Thdf#0就变得过短，但在本实施例中，由于M#0的OCLK的相位不会提前，故最适合取出Tac#0且能确保Thdf#0。
这样，由于在哪一个的M#i中也都作出最适合的Tac#0，所以能适度确保数据#mcfi的Tsdf#i和Thdf#i，不会发生不合适而能够进行动作。其结果可使系统高速化。
还有，上述的实施例的本发明的最佳实施的一个例子。但是，不限于此，在不脱离本发明的要旨的范围内种种变形实施都是可能的。例如，在上述实施例中，举出了差分检测电路、输出控制时钟发生电路、基准时钟锁存方法的具体实施例子，而不是限定于该方法。
由以上的说明很清楚，本发明的半导体存储装置，存储元件群具备有接收基准时钟信号(RCLK)的2个端子，一方面，往配置于最远端的存储元件群(M#n)连接上从存储器控制器(MC)来的基准时钟信号(RCLK)用的信号线之后，从该存储元件群(M#n)到最近端的存储元件群(M#0)依次连接一方的端子之间，另一方面，把基准时钟信号(RCLK)用的信号线，从最近端的该存储元件群(M#0)到最远端的存储元件群(M#n)，依次连接另一方的端子之间。
借助于用本结构的基准时钟所造成的延迟时间信息，各个M#i分别设定最佳的读出数据的读出时间，而且能够确保从全部M#i来的读出数据的建立时间，以及保持时间。因此，在MC与系统上的全部M#i之间对高频的CLK也能进行读出动作。

Claims (6)

1．一种半导体存储装置，具有列状或阵列状配置的多个存储元件群(M#i(其中，i是0≤i≤n,n是大于1的自然数))和该存储元件群的存储控制器，由该存储控制器产生的基准时钟信号分别与多个存储元件群连接，进而在存储控制器与多个的存储元件群之间由时钟、指令信号、地址总线及数据总线连接而构成，其特征在于：
上述存储元件群(M#i)备有接收上述基准时钟信号(RCLK)的2个端子(RCLK1#i、RCLK2#i)；
具有把从存储控制器(MC)来的基准时钟信号(RCLK)用的信号线往配置在最远端的存储元件群(M#n)上连接，并从该存储元件群(M#n)到最近端的存储元件群(M#0)，顺次连接一方的端子(RCLK1#i)间的第1信号线，以及
把基准时钟信号(RCLK)用的信号线，从上述最近端的存储元件群(M#0)到上述最远端的存储元件群(M#n)，顺次连接另一方的端子(RCLK2#i)间的第2信号线而构成。
2．根据权利要求1所述的半导体存储装置，其特征是：上述半导体存储装置，为了取得上述存储控制器(MC)与上述存储元件群(M#i)的动作同步，在存储控制器(MC)内还具有时钟驱动器，和在上述存储元件群(M#i)内具有时钟接收器。
3．根据权利要求1所述的半导体存储装置，其特征是：上述半导体存储装置，在存储元件群(M#i)内还具有差分检测电路，该差分检测电路，检测在2个端子(RCLK1#i、RCLK2#i)之间所接收的基准时钟信号的时间差值，并根据该时间差值的大小，可对读出数据的输出时间进行调整。
4．根据权利要求3所述的半导体存储装置，其特征是：上述时间差值作为规定的判定值“0～m”(但，m为任意的自然数)进行输出。
5．根据权利要求2到4任一项所述的半导体存储装置，其特征是：上述半导体存储装置具有调整上述读出数据的输出时间的输出控制时钟发生电路，该输出控制时钟发生电路取进在上述时钟接收器中产生的内部时钟(ICLK)和上述规定的判定值“0～m”，输出规定的输出时钟(OCLK)。
6．根据权利要求5所述的半导体存储装置，其特征是：上述规定的输出时钟(OCLK)在时间上可任意移动，而且，该输出时钟(OCLK)能够保持上述时钟驱动器输出的时钟(CLK)和任意周期和/或相位。
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