JP2005116122A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＲＯＭマクロの行リダンダンシを利用した半導体記憶装置を提供する。
【解決手段】行方向に延びる複数のワード線と、列方向に延びる複数のビット線とを備え、複数のワード線と複数のビット線との交差する位置に,それぞれスイッチング素子とプログラム素子の直列回路からなるメモリセルを配置したメモリセルアレイと、行方向に延びる入出力と同数のスペアワード線とビット線との交差する位置に,それぞれ直列回路を配置したリダンダンシメモリセルアレイと、メモリセルアレイの複数のワード線を駆動するロウデコーダと、複数のスペアワード線を駆動するロウデコーダ追加回路と、複数のビット線をプリチャージするプリチャージ回路と、プリチャージ回路に接続され、ビット線を選択するカラムセレクト回路と、カラムセレクト回路に接続され、メモリセルに記憶されたデータを検出するセンスアンプ回路とを備える。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特にリード・オンリ・メモリ（ＲＯＭ）に行救済回路を組み込む技術に関する。

従来の半導体記憶装置においては、ＲＯＭのデータ内容はビア（via）あるいはコンタクトの有無で決まる。或いは又、トランジスタのしきい値電圧（Ｖｔｈ）調整用のイオン注入におけるドーズ量の大小できまる。ＲＯＭのデータ内容は、製品毎に自由に設計可能であるため、このＲＯＭのデータ内容を救済する回路には汎用性が求められる。従来技術では、救済回路を誤り符号訂正（ＥＣＣ）回路等の追加回路により構成する。ところが、ＥＣＣ回路を構成しようとすると回路規模の増大が無視できない程大きくなる。例えば８ビット出力（ＩＯ）のＲＯＭにＥＣＣ回路を付けたとすれば、追加で４ビット必要となる。このことは、メモリセルの総数が１.５倍になることを意味する。従って、通常では許容できない面積増加となる。ユーザがプログラムビアをプログラムするため、救済回路を構成することは、ＥＣＣビット（bit）の追加等大幅な回路増加と考えられる。

一方、アクセスタイムに関しても、データパスに追加の回路が挿入されるため、この追加の回路におけるデータ遅延が生ずる。更に、追加の回路内において、異なるビット間での演算が必要となるため、更に、アクセスタイムが遅くなり、アクセスタイムの増加分は許容できない程度にまで増大する。

一方、１本のビット線をディスチャージするメモリセルの数が、ビット線に接続されたメモリセルの半数を超える場合には、ビット線に接続されたメモリセルに、書き込み要求とは反対の論理データを書き込むことを特徴とする読み出し専用メモリのデータ書き込み方法については、既に開示されている（特許文献１）。この読み出し専用メモリは、ビット線方向にオフとなるセルが多く配列されるように論理を反転し、ビット線端部にインバータを通るか、迂回するかを選択するコンタクトを有する点に特徴がある。また、メモリセルトランジスタのオフリーク電流の削減による安定性が開示されている。

或いは又、オン／オフ制御可能なメモリセルを削減して消費電力を低減し、常時オフ状態のメモリセルにおいて、ビット線およびワード線にできるだけ負荷（電荷）容量を加えないような構成としてメモリセルのアクセスタイムを高速化した半導体記憶装置についても、既に開示されている（特許文献２）。この半導体記憶装置は、複数のビット線をＹデコーダ出力で制御されるスイッチを介して１本の線に束ね、センスアンプ出力を反転するか否かを入力線のコンタクトで設定し、選択時にオフ状態となるセルがビット線方向で多くなるように設定して、消費電力を小さくする点に特徴がある。

更に又、半導体記憶装置の基本構造としては、「従来型拡散層プログラミングＲＯＭ」、２層構造のビアを有する構造において、２層目のビアにコンタクトを取る「ＶＩＡ−２コンタクトプログラミングＲＯＭ」、更にメモリセルのレイアウトに工夫を施した「新型（ＮＥＷ）ＶＩＡ−２コンタクトプログラミングＲＯＭ」が知られている（非特許文献１）。
特開平７−２４９２９７号公報 特開平９−１２０６９３号公報 ワイ・カイ・チェン編、"ＶＬＳＩハンドブック",ＩＥＥＥプレス,ｐ.４８−６〜４８−７,２０００年（WAI-KAI CHEN Editor in-Chief," THE VLSI HANDBOOK", A CRC Handbook Published in Cooperation with IEEE Press,pp.48-6―48-7, 2000）

一般にＲＯＭは上記の問題のために、救済回路を備えるものは極めて少ない。従来のＲＯＭでは、ｎチャネルトランジスタで構成されたメモリセルトランジスタのドレインとビット線をコンタクトあるいはビアで接続することで、プリチャージされたビット線を放電してロウ（Ｌ）レベルを読み出し、接続しないことでプリチャージレベルのハイ（Ｈ）レベルをセンスアンプで読み出すことにより、ＲＯＭデータを決めている。ここで従来の回路構成においては、ＲＯＭデータの殆どが論理“０”に設定されているビット線が存在した場合、このビット線には次のような問題点がある。このビット線において、ハイ（Ｈ）レベルを読み出そうとした場合、ＲＯＭデータの殆どが論理“０”に設定されているため、オフ（ＯＦＦ）になっているメモリセルのｎチャネルトランジスタに流れるオフリーク電流の総計が大きくなる。このため、消費電力も大きくなるが、更に、オフリーク電流の総計が大きくなることで、ハイ（Ｈ）レベルを正しく読み出せない可能性がある。また、ＲＯＭデータの殆どが論理“０”に設定してあれば、プログラムビアあるいはコンタクト数が多大な場合、コンタクトに起因したプロセス不良に敏感になり、製品の歩留りを低下させることにつながる。

本発明は、上記事情を考慮してなされたもので、その目的とする所は、ＲＯＭマクロの行リダンダンシを利用した半導体記憶装置を提供することにある。

上記目的を達成するために、本発明の特徴は、（イ）行方向に延びる複数のワード線と、列方向に延びる複数のビット線とを備え、複数のワード線と複数のビット線との交差する位置に,それぞれスイッチング素子とプログラム素子の直列回路からなるメモリセルを配置したメモリセルアレイと、(ロ)行方向に延びる出力と同数のスペアワード線とビット線との交差する位置に,それぞれ直列回路を配置したリダンダンシメモリセルアレイと、（ハ）メモリセルアレイの複数のワード線を駆動するロウデコーダと、（ニ）複数のスペアワード線を駆動するロウデコーダ追加回路と、（ホ）複数のビット線をプリチャージするプリチャージ回路と、（へ）プリチャージ回路に接続され、ビット線を選択するカラムセレクト回路と、（ト）カラムセレクト回路に接続され、メモリセルに記憶されたデータを検出するセンスアンプ回路とを備える半導体記憶装置であることを要旨とする。

本発明の半導体記憶装置によれば、救済行は出力（ＩＯ）の数と同数なので、救済回路の占有率がＥＣＣなどの方式に比べて極めて小さく、かつ、救済行の動きはユーザデータによらず一定のプログラムビアで表され、従って、ＥＣＣなどに比べて簡単にデータを作り出すことができる。更に、列（カラム）系に追加回路が生じないので、アクセスタイムへの影響が極めて小さい。更にビット線の信号を反転する信号反転出力回路と組み合わせることによって、ＲＯＭデータを論理“０”に設定するプログラムビア或いはコンタクト数を削減することができる。これにより、半導体装置の歩留まりを向上することができる。

本発明の実施の形態に係る半導体記憶装置は、ＲＯＭのリダンダンシ回路に適用される点に特徴を有する。行アドレスの救済のために、出力線数（ＩＯ線数）と同数の行を使用すると共に、その各行には出力（ＩＯ）毎にロウ（Ｌ）データがプログラムされている。行アドレス信号と救済情報を比較した信号により、救済行を通常の動作行と同時に駆動し、対応するビット線ＢＬをロウ（Ｌ）レベルに強制駆動することにより、“０”データ読み出し不良、即ち、ビット線ＢＬがロウ（Ｌ）にならない動作モードを救済する。ビアプログラムを想定するマスクＲＯＭのロウ（行）リダンダンシを実現する救済回路において、各データ出力（ＩＯ）毎にビット線（ＢＬ）にプリチャージされた電荷を引き抜くトランジスタを有する。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
図１は本発明の第１の実施の形態としてのＲＯＭの全体ブロック構成を示す。図１に示すように、ＲＯＭは、メモリセルアレイ１０とリダンダンシメモリセルアレイ２６とから構成されるＲＯＭ領域と、行選択用のロウデコーダ２０およびリダンダンシメモリセルアレイ２６を選択するためのロウデコーダ追加回路２８と、ロウアドレス制御のためのアドレス制御回路２２と、列方向のビット線をプリチャージするためのプリチャージ回路１２と、列方向のビット線を選択するためのカラムセレクト回路１４と、信号を検出するためのセンスアンプ回路１６と、検出した信号を増幅再生するための出力バッファ回路１８と、リードコントロール回路２４と、アドレス制御回路２２からの信号とリードコントロール回路２４からの信号を比較し、ロウデコーダ追加回路２８に出力する救済アドレス比較回路３０とを備える。

上記アドレス制御回路２２に対しては、行アドレス信号ＲＡ（ｙ−１）―ＲＡ（０）を伝送するｙ本の行アドレス信号線が接続され、ｙ本の出力線がロウデコーダに接続されている。リードコントロール回路２４に対しては、列アドレス信号ＣＡ（ｘ−１）―ＣＡ（０）が伝送されるｘ本の列アドレス信号線が接続され、又クロック信号ＣＬＫおよびチップイネーブル信号ＣＥＮが入力されている。更に又、リードコントロール回路２４からは、プリチャージ回路１２に対してプリチャージ信号ＰＲＥＣＨ,カラムセレクト回路１４に対してカラムセレクト信号ＣＬＳ,センスアンプ回路１６に対してセンスアンプイネーブル信号ＳＡＥ,出力バッファ回路１８に対して出力バッファイネーブル信号ＯＬＥが与えられ、救済アドレス比較回路３０に対しては、列アドレス信号ＣＡ（ｘ−１）―ＣＡ（０）、行アドレス信号ＲＡ（ｙ−１）―ＲＡ（０）およびクロック信号ＣＬＫに相当する信号が与えられ、ロウアドレス信号をロウデコーダ追加回路２８に出力する。ロウデコーダ追加回路２８は、救済アドレス比較回路３０からのロウアドレス信号を受信して、リダンダンシメモリセルアレイ２６の指定されたワード線ＷＬを選択する。ロウデコーダ追加回路２８の出力線の数は、図１中に示すように、ｍ本であり、出力データ線の本数ｍに等しい。更に出力バッファ回路１８には、ｍ本の出力信号線Ｏ（ｍ−１）―Ｏ（０）が接続されている。

ＲＯＭは、列アドレス信号ＣＡ（ｘ−１）―ＣＡ（０）が伝送される列アドレス信号線が選択され、選択されるビット線ＢＬを確定させた状態で、この選択されたビット線が充電される。その後、クロック信号ＣＬＫを入力すると、行アドレス信号ＲＡ（ｙ−１）―ＲＡ（０）で指定されたアドレスのワード線ＷＬが選択され、対応するメモリセルのｎチャネルトランジスタがＯＮする。その時、ビアの有り／無しでビット線ＢＬが放電されるか否かが決まる。そして、そのビット線ＢＬのデータは、カラムセレクト回路１４、センスアンプ回路１６、出力バッファ回路１８を通ってｍ本の出力信号線Ｏ（ｍ−１）―Ｏ（０）に読み出される。チップイネーブル信号ＣＥＮは、ＲＯＭの動作もしくは待機のどちらかを選択するための信号であり、チップイネーブル信号ＣＥＮがディセーブル(待機)になっていれば、クロック信号ＣＬＫが入力されても読み出し動作は行われない。

本発明のＲＯＭの特徴的な救済動作は以下の通りである。即ち、行アドレス信号ＲＡ（ｙ−１）―ＲＡ（０）および列アドレス信号ＣＡ（ｘ−１）―ＣＡ（０）で決まる入力アドレス信号（ＲＡ,ＣＡ）が確定し、クロック信号ＣＬＫを入力してデータを読み出す時に、不良となったアドレス（即ち、“０”にならない）が選択された場合、救済のために、同じＲＯＭコードを設けてあるリダンダンシメモリセルアレイ２６の対応するアドレスを選択して正しいデータ(“０”)を読み出すという動作を実行している。

各ブロックの機能は以下の通りである。アドレス制御回路２２は、行アドレス信号を行アドレス信号ＲＡ（ｙ−１）―ＲＡ（０）において取り込む。ロウデコーダ２０は、行アドレス信号をデコードして指定されたワード線ＷＬを選択する。リードコントロール回路２４は、上述の通り、各ブロックへの内部コントロール信号を送る。メモリセルアレイ１０は、ＲＯＭコードの記憶ブロックに相当する。プリチャージ回路１２は、メモリセルアレイ１０からデータを読み出す前に、ビット線ＢＬをプリチャージする。例えば、ハイ（Ｈ）レベルにしておく。カラムセレクト回路１４は、入力される列アドレス信号ＣＡ（ｘ−１）―ＣＡ（０）によって指定されたビット線ＢＬを選択する。センスアンプ回路１６は、メモリセルアレイ１０からビット線ＢＬに読み出されたデータを増幅して、出力バッファ回路１８に伝達する。出力バッファ回路１８は、センスアンプ回路１６からのデータを出力する。

救済アドレス比較回路３０は、不良となったアドレスが選択された場合、ロウデコーダ追加回路２８に対して、リダンダンシメモリセルアレイ２６を選択するロウアドレス信号を送る。ロウデコーダ追加回路２８は、救済アドレス比較回路３０からのロウアドレス信号を受けて、リダンダンシメモリセルアレイ２６の指定されたワード線ＷＬを選択する。

リダンダンシメモリセルアレイ２６は、不良となったアドレスを救済するための予備メモリセルアレイを構成する。

（基本セル構造）
本発明の第１の実施の形態に係る半導体記憶装置の基本メモリセル構造としては、「背景技術」の欄で説明した「従来型拡散層プログラミングＲＯＭ」、「ＶＩＡ−２コンタクトプログラミングＲＯＭ」、「新型（ＮＥＷ）ＶＩＡ−２コンタクトプログラミングＲＯＭ」の構造のいずれも適用可能である。更に、「従来型拡散層プログラミングＲＯＭ」に代えて、最も基本的なヒューズの切断を利用するＲＯＭ構造も適用可能であることはもちろんである。本発明の実施の形態に係るＲＯＭリダンダンシ救済回路を利用する半導体記憶装置においては、従来から知られているメモリセルの基本構造はいずれも適用可能である。

図２に示すように、本発明の第１の実施の形態に係る半導体記憶装置に使用するメモリ素子の基本的な回路構成は、ビット線ＢＬ_jとワード線ＷＬ_iとの交差部分に接続される金属酸化物半導体（ＭＯＳ）トランジスタＮ_ijとＭＯＳトランジスタＮ_ijのドレインとビット線ＢＬ_jとの間に接続されるプログラム素子（ＰＧＶ）３２、３４から成り立っている。ビット線ＢＬ_jはビット線コンタクトホール３６を介してメモリセルアレイ１０の外部回路であるプリチャージ回路１２、カラムセレクト回路１４、センスアンプ回路１６等に接続されている。ワード線ＷＬ_iはワード線コンタクトホール３８を介してメモリセルアレイ１０の外部回路であるロウデコーダ２０に接続されている。図２（ａ）は、オープン状態のプログラム素子３２を備える場合の回路表現に相当し、図２（ｂ）はショート状態のプログラム素子３４を備える場合の回路表現に相当している。

図２において、プログラム素子（ＰＧＶ）の導通の有無によってＲＯＭデータが保持されることになる。即ち、例えば、図２（ａ）の回路図に示される通り、オープン状態のプログラム素子３２を有する場合には、ビット線ＢＬｊはハイレベル（Ｈ）状態になり、ＲＯＭデータ“１”が記憶される。図２（ｂ）の回路図に示される通り、ショート状態のプログラム素子３４を有する場合には、ビット線ＢＬ_jはロウレベル（Ｌ）状態になり、ＲＯＭデータ“０”が記憶される。

図３は本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１０の一部分を取り出した、１×４マトリックスの回路表現を示す。図３において、ＭＯＳトランジスタＮ_ij-1,Ｎ_ij,Ｎ_ij+1,Ｎ_ij+2はワード線ＷＬ_iに共通接続され、またそれぞれのドレインにおいてプログラム素子（ＰＧＶ）を介してビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2に接続されて、１×４マトリックスの回路を構成している。

図３の例では、ＭＯＳトランジスタＮ_ij-1,Ｎ_ij,Ｎ_ij+1,Ｎ_ij+2に対して、それぞれ左からオープン、オープン、ショート、ショート状態のプログラム素子が接続された例が示されている。

図４は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１０の一部分を取り出した、２×４マトリックスの回路表現に対応する模式的平面パターン図を示す。ワード線ＷＬ_i に関係する１×４マトリックスの部分については、図３に対応しており、更にワード線ＷＬ_i+1の関係する部分も描かれている。ワード線ＷＬ_iにゲートを共通に接続されるＭＯＳトランジスタＮ_ij-1,Ｎ_ij,Ｎ_ij+1,Ｎ_ij+2は、図３に対応するプログラム素子ＰＧＶがそれぞれ左から、オープン、オープン、ショート、ショート状態にプログラムされていることから、図４の平面パターン図においても、ビット線との間のプログラムビアを表すビット線コンタクトＣＢの有無によってオープン／ショート状態が表現されている。それぞれのＭＯＳトランジスタのソースはソース線コンタクトＣＳを介して、接地ライン（ＧＮＤ）に共通に接続されている。ワード線ＷＬ_i,ＷＬ_i+1はポリシリコンで形成され、それぞれビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2と直交する方向に配置されている。

図５（ａ）,（ｂ）は、図４の平面パターン図においてＩ−Ｉ線およびＩＩ−ＩＩ線に沿う模式的素子断面構造図を示す。図５に示す構造は、プログラムビア或いはプログラムコンタクトの有／無によってＲＯＭのメモリ状態を定義する最も基本的な模式的構造図を示している。更に前述のＶＩＡ−２コンタクトプログラミングＲＯＭ構造或いは新型（ＮＥＷ）ＶＩＡ−２コンタクトプログラミングＲＯＭ構造に拡張することも可能である。もちろん従来型拡散層プログラミングＲＯＭ構造を適用しても良いことは前述の通りである。図５（ａ）に示す構造は回路表現上は図２（ａ）に対応しており、オープン状態のプログラム素子３２を有する例を表しており、図５（ｂ）に示す構造は回路表現上は図２（ｂ）に対応しており、ショート状態のプログラム素子３４を有する例を表している。図５（ａ）,（ｂ）において、ｎチャネルＭＯＳトランジスタ部分の構造は共通である。即ち、図５（ａ）,（ｂ）において、ＭＯＳトランジスタ部分は、ｐ型半導体基板３００と、ｐ型半導体基板３００に対して素子分離領域３０２として配置されるシャロー・トレンチ・アイソレーション（ＳＴＩ）と、ｎ型ソース・ドレイン拡散層３０４と、ゲート絶縁膜上に配置されるゲート電極３０６と、ソース電極に接続される接地ライン（ＧＮＤ）と、ゲート電極３０６に接続されるワード線ＷＬｉとを備える。プログラム素子（ＰＧＶ）は、図５（ａ）のオープン状態の場合には、ビット線とドレイン電極との間に何も接続しないことによって実質的に配置され、図５（ｂ）のショート状態の場合には、ビット線ＢＬ_jとドレイン電極との間にビア（ＶＩＡ）コンタクト３１０を設定することによって実質的に配置される。ビア（ＶＩＡ）コンタクト３１０は、ビット線ＢＬ_jとＭＯＳトランジスタのドレイン領域との間を電気的に接続して、ショート状態のプログラム素子３４を形成しており、結果として、図２（ｂ）の回路構成が実現されている。

（製品製造工程における行リダンダンシ救済工程）
本発明の第１の実施の形態に係る半導体記憶装置において、行（ロウ）リダンダンシ救済工程を説明する。ユーザのＲＯＭデータが決定してから製品を出荷するまでのフローは、図６に示すように、ステップＳＴ０〜ＳＴ１２までのフローチャート図として模式的に表すことができる。

（ａ）ステップＳＴ０でスタート後、ステップＳＴ１において、ユーザがＲＯＭデータを作成する。

（ｂ）ステップＳＴ２において、ユーザが作成したＲＯＭデータに基づいて、プログラムコンタクト用のマスクを作成する。

（ｃ）ステップＳＴ３において、本発明の半導体記憶装置の製造工程の一工程において、プログラムコンタクト用のマスク工程を含む製造工程を経て、シリコンペレットを作成する。

（ｄ）ステップＳＴ４において、ＬＳＩを作成後、ＲＯＭのファンクションテストにおいて“０”にならない不良があるかどうかを判断する。

ステップＳＴ４において、ＲＯＭファンクションテストの結果、ＯＫであるならば、救済工程は不要であることから、アセンブリ工程ＳＴ９に進む。

（ｅ）ステップＳＴ４において、ＲＯＭファンクションテストの結果、ＮＧであるならば、ステップＳＴ５に進む。

（ｆ）ステップＳＴ５において、“０”にならない不良がある場合、ステップＳＴ６に進み、不良となったアドレスをリダンダンシメモリセルアレイ２６によって救済する。具体的には、例えば、リダンダンシメモリセルアレイ２６内の不良となったアドレス、入出力（ＩＯ）に対応するメモリセルのプログラム素子をオープン状態にする。

（ｇ）ステップＳＴ５において、“０”にならない不良がない場合、ステップＳＴ８に進み、停止し、この半導体記憶装置は廃棄され、ステップＳＴ１２に進み終了する。

（ｈ）ステップＳＴ６における救済工程後、ステップＳＴ７において、ＲＯＭのファンクションテストを実行し、ＮＧであれば、ステップＳＴ９に進み、停止し、この半導体記憶装置は廃棄され、ステップＳＴ１２に進み終了する。ＯＫであれば、ステップＳＴ９のアセンブリ工程後、ステップＳＴ１０のファイナルテストの結果ＯＫであれば、ステップＳＴ１２に進み終了する。ＮＧであれば、ステップＳＴ１１に進み、停止し、この半導体記憶装置は廃棄され、ステップＳＴ１２に進み終了する。即ち、ステップＳＴ９におけるアセンブリ工程後、ステップＳＴ１０におけるファイナルテストで問題無ければ、その製品は良品として出荷される。

本発明の第１の実施の形態に係る半導体記憶装置およびメモリ行救済回路は、上記一連のフローチャートに示すロウリダンダンシ救済工程を経て、最終的にアセンブリされ製品化される。

（半導体記憶装置および行救済回路の具体的回路構成）
図７は本発明の第１の実施の形態に係る半導体記憶装置の具体的な回路構成図を示す。図１に示した第１の実施の形態に係る半導体記憶装置の全体ブロック構成図において、メモリセルアレイ１０と、リダンダンシメモリセルアレイ２６と、プリチャージ回路１２と、カラムセレクト回路１４と、センスアンプ回路１６の各ブロックを具体的な回路構成として表現したものである。

メモリセルアレイ１０は、４×４のマトリックス回路として表現されている。各メモリセルは、４本のワード線ＷＬ_i-1,ＷＬ_i,ＷＬ_i+1,ＷＬ_i+2と、４本のビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2の交差する位置に配置されている。メモリセルはＭＯＳトランジスタとプログラム素子（ＰＧＶ）から構成される。プログラム素子の一端がビット線ＢＬに接続され、他端がＭＯＳトランジスタのドレインに接続され、ＭＯＳトランジスタのソース接地ライン（ＧＮＤ）に接続され、プログラム素子（ＰＧＶ）の導通／非導通によってＲＯＭデータが記憶される。

リダンダンシメモリセルアレイ２６は、２本のスペアワード線ＳＰ１,ＳＰ０と４本のビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2からなる２×４マトリックス回路構成を有する。スペアワード線ＳＰ１にはＭＯＳトランジスタＮ_SP1,j-1,Ｎ_SP1,j,Ｎ_SP1,j+1,Ｎ_SP1,j+2のゲートが接続され、それぞれのＭＯＳトランジスタのドレインはビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2との間にプログラム素子（ＰＧＶ）を接続している。図７の例では、左から順にオープン,オープン,ショート,ショートとなるようにプログラムされている。同様に、スペアワード線ＳＰ０にはＭＯＳトランジスタＮ_SP0,j-1,Ｎ_SP0,j,Ｎ_SP0,j+1,Ｎ_SP0,j+2のゲートが接続され、それぞれのＭＯＳトランジスタのドレインはビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2との間にプログラム素子（ＰＧＶ）を接続している。図７の例では、左から順にショート,ショート,オープン,オープンとなるようにプログラムされている。

点線で囲まれた部分が本発明の第１の実施の形態において追加された行救済回路である。図７の回路構成の場合、メモリセルアレイ１０の行方向のワード線が４本、列方向のビット線が４本であることから、行（ロウ）アドレスは２ビットであり、２入出力（ＩＯ）Ｄ０,Ｄ１を有することから、列（カラム）アドレスは１ビットの場合に相当することになる。

メモリ行救済回路は、プログラムビアの未開孔によるロウ（Ｌ）データ読み出し不良を救済する機能を有する。リダンダンシメモリセルアレイ２６は、メモリセルアレイ１０に対して、行方向に入出力（ＩＯ）のビット数分だけ、メモリセルアレイ１０と同様の回路構成を増加させたものに相当する。即ち、本発明の第１の実施の形態に係る半導体記憶装置は、通常のＲＯＭ回路に加えて、救済用の行（ワード線）を入出力（ＩＯ）のビット数と同じ数だけ有している。各入出力（ＩＯ）毎に同一のスペアワード線ＳＰ１,ＳＰ０により駆動されるメモリセルを有するようにプログラムする。この追加されたリダンダンシメモリセルアレイ２６の部分はメモリセルアレイ１０の部分と全く同一の形状で形成することが可能である。従って、単なるメモリセルアレイ１０の拡張と同じであり、生産性が良い。本発明の第１の実施の形態に係る半導体記憶装置においては、図１のブロック構成図或いは図７の具体回路図に示すように、メモリセルアレイ１０とプリチャージ回路１２との間にリダンダンシメモリセルアレイ２６を配置することによって、アレイの拡張を容易に実現することが可能となる。図７に示す例において、行アドレスは２ビットであり、４本のワード線ＷＬ_i-1,ＷＬ_i,ＷＬ_i+1,ＷＬ_i+2を対象としている。入出力（ＩＯ）数は２個（Ｄ０,Ｄ１）であることから、救済行は、ＳＰ１,ＳＰ０の２本存在することになり、列アドレスは１ビットである。

図１のプリチャージ回路１２は、図７において、プリチャージ信号線ＰＲＥＣＨＬとビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2との交差する位置に配置されたプリチャージトランジスタＰ_j-1,Ｐ_j,Ｐ_j+1,Ｐ_j+2によって示されている。

図１のカラムセレクト回路１４は、図７において、カラムセレクト信号線ＣＳＬ１とビット線ＢＬｊ,ＢＬｊ＋２との交差する位置に配置されたビット線選択トランジスタＮ_BLj,Ｎ_BLj+2およびカラムセレクト信号線ＣＳＬ０とビット線ＢＬ_j-1,ＢＬ_j+1との交差する位置に配置されたビット線選択トランジスタＮ_BLj-1,Ｎ_BLj+1によって示されている。

図１のセンスアンプ回路１６は、図７において、センスアンプイネーブル信号線ＳＡＥＬに接続され、センスアンプイネーブル信号ＳＡＥによって駆動されるトライ・ステート・インバータ４０と、このトライ・ステート・インバータ４０と逆並列に接続されたインバータ４２によって示されている。更に、図７から明らかなように、ビット線ＢＬ_j-1とビット線ＢＬ_jは、出力Ｄ０を共通にしており、ビット線ＢＬ_j+1とビット線ＢＬ_j+2は、出力Ｄ１を共通にしており、出力線の本数が削減されている。

図７において、前述の通り、救済行がスペアワード線ＳＰ０,ＳＰ１の２本であることから、２本のカラムセレクト信号線ＣＳＬ０とＣＳＬ１が配置されることになる。この時、メモリ行救済回路を構成するＭＯＳトランジスタにおいて、同一のスペアワード線ＳＰ１に接続されるＭＯＳトランジスタＮ_SP1,j-1,Ｎ_SP1,j,Ｎ_SP1,j+1,Ｎ_SP1,j+2、および同一のスペアワード線ＳＰ０に接続されるＭＯＳトランジスタＮ_SP0,j-1,Ｎ_SP0,j,Ｎ_SP0,j+1,Ｎ_SP0,j+2のそれぞれのプログラムビアは、同一の入出力（ＩＯ）に属するものは、その出力（ＩＯ）番号に対応する救済行に同一のプログラム状態を割り当てている。

この救済行のスペアワード線ＳＰ０が出力（ＩＯ）のＤ０を救済するとすれば、ＭＯＳトランジスタＮ_SP0,j-1,Ｎ_SP0,jのプログラムビアを短絡（ショート）状態にプログラムし、ＭＯＳトランジスタＮ_SP1,j-1,Ｎ_SP1,jのプログラムビアを開放（オープン）状態にプログラムする。スペアワード線ＳＰ１に属するメモリセルは出力（ＩＯ）のＤ１を救済することになるため、ＭＯＳトランジスタＮ_SP1,j+1,Ｎ_SP1,j+2のプログラムビアが短絡状態にプログラムされ、ＭＯＳトランジスタＮ_SP0,j+1,Ｎ_SP0,j+2のプログラムビアが開放（オープン）状態にプログラムされる。

以上の説明における行救済回路を構成するリダンダンシメモリセルアレイ２６のリダンダンシを実現するためのプログラム方式は、メモリセルアレイ１０にプログラムされるユーザデータとは無関係であり、出力（ＩＯ）の構成によってのみ決定される。

図７において、センスアンプＳＡを構成する回路はさまざま考えられる。この例に限定されるものではない。一例として、センスアンプ回路を構成するトライ・ステート・インバータ４０は、図８（ａ）,（ｂ）に示されるようなゲート回路構成を有する。即ち、図８（ａ）のトライ・ステート・インバータ４０は、図８（ｂ）に示すように、インバータ４４と４６の直列接続に対して、中間点に信号φを入力して、その反転出力φバーを得るゲート回路と等価である。更に、トライ・ステート・インバータ回路４０は、図９（ａ）,（ｂ）に示すように、具体的な回路構成例として表現することができる。図９（ａ）は、電源電圧Ｖ_DDと接地電位との間に接続されたｐチャネルＭＯＳトランジスタ４８とｎチャネルＭＯＳトランジスタ５０からなるＣＭＯＳインバータと、ｐチャネルＭＯＳトランジスタ５４とｎチャネルＭＯＳトランジスタ５２からなるトランスファーゲートとして機能するＣＭＯＳ半導体スイッチとの直列回路によって構成されるトライ・ステート・インバータ回路を表している。一方、図９（ｂ）は、電源電圧Ｖ_DDと接地電位との間に接続され、ｐチャネルＭＯＳトランジスタ５６,５８とｎチャネルＭＯＳトランジスタ６０,６２からなるスイッチドＣＭＯＳ若しくはゲーテッドＣＭＯＳ構成のトライ・ステート・インバータ回路を表している。図９（ａ）,（ｂ）のトライ・ステート・インバータ回路はいずれも入力信号Ｖｉに対して出力信号Ｖoを得る際に、信号φ、φバーをＣＭＯＳ半導体スイッチ或いはゲーテッドＣＭＯＳのゲートに印加することで動作する。また別の例として、図８（ｃ）に示す回路をセンスアンプＳＡに使用しても良い。これは入力信号Ｖｉを駆動力の小さいｐＭＯＳでプルアップした回路である。この回路はレベル駆動となる。

（リダンダンシ動作を伴わない通常ＲＯＭ動作）
まず、メモリ行救済回路のリダンダンシ動作を伴わない通常動作を説明し、次にリダンダンシ動作を説明する。

（ａ）図７において、プリチャージ信号線ＰＲＥＣＨＬを駆動して、プリチャージトランジスタＰ_j-1,Ｐ_j,Ｐ_j+1,Ｐ_j+2を導通させ、ビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2をプリチャージする。

（ｂ）ワード線ＷＬ_i-1,ＷＬ_i,ＷＬ_i+1,ＷＬ_i+2をオープン（開放）状態にする。

（ｃ）次に、例えば、特定のワード線ＷＬ_iを駆動して、メモリセルトランジスタを導通させて、メモリセルトランジスタによるビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2のディスチャージ（放電）を実行する。

（ｄ）カラムセレクト信号線ＣＳＬ１,ＣＳＬ０を選択して、ビット線選択トランジスタＮ_BLj-1,Ｎ_BLj,Ｎ_BLj+1,Ｎ_BLj+2を選択する。

（ｅ）センスアンプイネーブル信号線ＳＡＥＬに対して、センスアンプイネーブル信号ＳＡＥを駆動する。

（ｅ）ビット線選択トランジスタＮ_BLj-1,Ｎ_BLj,Ｎ_BLj+1,Ｎ_BLj+2によって選択されたビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2の放電状態の情報をデータ入出力（Ｄ０,Ｄ１）に読み出す。

（メモリ行救済回路のリダンダンシ動作方法）
ビット線ＢＬがロウ（Ｌ）レベルにならない不良、即ちプログラムビアが未開孔のためにロウ（Ｌ）レベルデータ読み出し不良となる場合における本発明の第１の実施の形態に係る半導体記憶装置のリダンダンシ動作は以下の通りである。

（ａ）図７において、通常通り、プリチャージ信号線ＰＲＥＣＨＬに印加するプリチャージ信号ＰＲＥＣＨをロウレベル（Ｌ）にアサートし、ｐチャネルＭＯＳトランジスタによって構成されたプリチャージトランジスタＰ_j-1,Ｐ_j,Ｐ_j+1,Ｐ_j+2を用いて、各ビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2をプリチャージする。このとき、センスアンプイネーブル信号線ＳＡＥＬをネゲート（無効に）し、センスアンプＳＡのラッチを一旦解除する。

（ｂ）読み出しアドレスで決まるワード線ＷＬをハイレベル（Ｈ）にすると、良品のビットで“０”、即ち、ビット線ＢＬのレベルがロウレベル（Ｌ）がプログラムされているセルは、そのｎチャネルＭＯＳトランジスタを通じてビット線ＢＬがディスチャージされ、ロウレベル（Ｌ）になる。

（ｃ）この時“０”に成らない不良ビットはビット線ＢＬをディスチャージできないので、このビット線ＢＬはハイレベル（Ｈ）のままになってしまう。

（ｄ）この時、不良アドレス保持回路３１とアドレス比較回路３３とから構成される救済アドレス比較回路３０が、救済アドレスと入力されたアドレスＡＤＤＲ０,ＡＤＤＲ１を比較し、一致すれば、ＩＯ番号で決まる救済行駆動信号ＳＰＷＬ０,ＳＰＷＬ１の内、どちらか一方をアサートする。

（ｅ）そのＩＯ番号で決まる救済行駆動信号ＳＰＷＬ０,ＳＰＷＬ１により、不良ビットを含むビット線ＢＬは対応するスペアワード線ＳＰ１若しくはＳＰ０がハイレベル（Ｈ）に駆動され、リダンダンシセルにより強制的にビット線ＢＬをロウレベル（Ｌ）にすることができる。

（ｆ）その後、通常通りのシーケンスで読み出しアドレスで決まるカラムセレクト信号ＣＳＬをハイレベル（Ｈ）にして、通常のアクセスにてセンスアンプ回路（ＳＡ）にデータが取り込まれる（リダンダンシ完了）。このとき、センスアンプイネーブル信号線ＳＡＥＬをアサートし、データをセンスアンプＳＡがラッチする。

本発明の第１の実施の形態に係る半導体記憶装置のメモリ行救済回路のリダンダンシ動作方法においては、各救済行は独立して動作可能である。或いは又、各救済行を同時に動作させても良い。更に又、同一アドレス複数ビットの不良も救済可能である。

センスアンプ回路１６の方式は、様々な回路方式が考えられる。本発明の第１の実施の形態に示した回路方式は一例であって、これに限られるものではない。本発明の第１の実施の形態に係る半導体記憶装置およびメモリ行救済回路はセンスアンプの回路方式には制約を受けることは無く、独立に動作可能であることも明らかである。

（ロウデコーダの追加回路部）
図１に示したロウデコーダ追加回路２８の具体的な回路構成は、図１０の点線部分に示すように、リダンダンシメモリセルアレイ２６を駆動するための回路として構成される。即ち、図１０において、点線の枠内がスペアワード線ＳＰ１,ＳＰ０のためのドライバ回路１００およびアドレス入力回路１０２に相当する。その他の部分は、ワード線ＷＬ_i-1,ＷＬ_i,ＷＬ_i+1,ＷＬ_i+2を駆動するためのドライバ回路およびアドレス入力回路に相当している。ワード線ＷＬ_i-1,ＷＬ_i,ＷＬ_i+1,ＷＬ_i+2或いはスペアワード線ＳＰ０,ＳＰ１を駆動するドライバ回路はＮＡＮＤゲート９０とインバータ９２によって構成されている。アドレス入力回路は、インバータ９４、９６が直列接続された部分と、インバータ９４,９６,９８が直列接続された部分から構成されている。図１０に示された回路は図１に示すロウデコーダ２０とロウデコーダ追加回路２８とを組み合わせた回路形式となっており、ロウデコーダ回路２０、ロウデコーダ追加回路２８はいずれも基本回路構成は実質的に同一である。ロウデコーダ追加回路２８の部分を設けたことよる回路増加は、ロウデコーダ２０に対してスペアワード線ＳＰ０,ＳＰ１のドライバ回路の増加分のみである。

図１０に示す回路構成の動作上、ワード線昇圧信号ＷＬＵＰによって、スペアワード線ＳＰ０,ＳＰ１の動作に無関係な端子を固定した物とすることが可能となる。つまり、ロウデコーダのレイアウトも簡単に作成できることに特徴を有する。

（救済アドレス比較回路）
救済アドレス比較回路３０は、図１１に示すように、ビット線をロウレベルにできない不良メモリセルのアドレスを保持する不良アドレス保持回路３１と、保持されたアドレスをアドレス入力ＡＤＤＲ０,ＡＤＤＲ１と比較し、比較結果により入出力の救済行を駆動するアドレス比較回路３３とから構成される。

図１１内において、不良アドレス保持回路３１は、ヒューズ１１６と、抵抗１１８,１２０,１２２と、３個のＤタイプフリップフロップ１１４とから構成される。又、アドレス比較回路３３は、アドレス入力ＡＤＤＲ０,ＡＤＤＲ１を受信するインバータ１１２,１１０と、２個のエクスクルーシブＮＯＲ回路１０８と、ＡＮＤゲート１０４とから構成される。更に、救済アドレス比較回路３０は、図１１に示すように、２個のインバータ１０６と、２個のＡＮＤゲートとを含む。

救済アドレス比較回路３０における救済アドレス比較動作は以下のとおりである。

（ａ）電源投入時にヒューズ１１６のデータをラッチする。

（ｂ）次に、この保持されたデータと、アドレス入力ＡＤＤＲ０,ＡＤＤＲ１とをエクスクルーシブＮＯＲ回路１０８で比較する。

（ｃ）比較結果が一致すると、ＩＯ番号を保持しているヒューズ１１６のデータにより、スペア信号ＳＰＷＬ０,ＳＰＷＬ１の内、一方をアサ―トし、スペアワード線ＳＰ０,ＳＰ１が動作可能となる。

救済アドレス比較回路３０は、常時いずれかの行アドレスを選択することを特徴とする。図１１に示す救済アドレス比較回路３０は、不良アドレス保持回路３１において救済行を記憶し、この記憶されたデータをアドレス比較回路３３において、入力されたアドレスと比較する回路の一例である。救済行を記憶し、かつ救済される入出力（ＩＯ）の番号も記憶しなければならない。

本発明の第１の実施の形態に係る半導体記憶装置は、プログラムビアによるプログラムを想定したマスクＲＯＭの行（ロウ）リダンダンシを実現する回路方式に特徴を有する。各入出力（ＩＯ）毎にビット線ＢＬにプリチャージされた電荷を引き抜くトランジスタを有する。入力アドレスとの比較を行いビット線ＢＬからロウレベル（Ｌ）が読めないビットと対応が取れるアドレスであれば、スペアワード線ＳＰ０,ＳＰ１を駆動して、引き抜き回路としてのリダンダンシメモリセルアレイ２６を動作させる。メモリセルアレイの面積増加は入出力（ＩＯ）数と同数の行数の増加であり、１％以下である。スペアセルは単なる行数の拡張なので、レイアウトしやすい。ＥＣＣと違いデータ回路に演算が必要ないので動作タイミングに対するペナルティが少ない。プログラムビアの未開孔不良を救済できる。開孔不良（不必要なビア（ＶＩＡ）が開孔されること）は救済できないが、現実のプロセスでは見開孔不良の割合が高い。従って、現実のプロセスでは高い救済率が期待できる。同一アドレス複数ビットの不良も救済可能である。後述の、ビット線ＢＬのプログラム論理を反転させ、ビア（ＶＩＡ）を減少させる第２の実施の形態と組み合わせると救済率を増加させることができる。本発明の第１の実施の形態に係る半導体記憶装置によれば、救済行は入出力（ＩＯ）の数と同数なので、救済回路の占有率がＥＣＣなどの方式に比べて極めて小さく、かつ、救済行の動きはユーザデータによらず一定のプログラムビアで表され、従って、ＥＣＣなどに比べて簡単にデータを作り出すことができる。更に、列（カラム）系に追加回路が生じないので、アクセスタイムへの影響が極めて小さい。

又、本発明の第１の実施の形態に係る半導体記憶装置によれば、行アドレス部分の行デコーダ回路以降の回路は、通常動作でも、救済動作でも、同じタイミングで動作可能であるため、救済動作が通常動作を止めることなく実行でき、従って、回路が単純になり高速動作を実現することができる。

又、本発明の第１の実施の形態に係る半導体記憶装置によれば、ＲＯＭのメモリセアレイの単純な拡張により、スペアセルを作り出すことが可能となり、簡単にレイアウト構成でき、また、ワード線ＷＬのドライバも通常行と同じレイアウト構成が可能であるため、救済機能の追加による面積の増加は極めて少ない。

一方、現実のＬＳＩの不良ではビア（ＶＩＡ）あるいはコンタクトが未開孔でビット線ＢＬがロウ（Ｌ）にディスチャージされない“０”読み出し不良が支配的であるが、本発明の第１の実施の形態に係る半導体記憶装置によれば、この種類の不良が救済可能であり、大多数の不良が救済可能となる。ここで、「“０”読み出し不良」とは、期待値が“０”であるが、“１”を読み出してしまう不良をいう。

又、本発明の第１の実施の形態に係る半導体記憶装置によれば、通常セルでの良品に対しても救済回路を動作させる動作方式を採用することにより、イネーブルビット（ＥｎａｂｌｅＢｉｔ）を省略可能であり、従って、追加される救済ヒューズ（ＦＵＳＥ）の数を削減することができる。尚、本発明の第１の実施の形態においては、スペア信号ＳＰＷＬ０或いはＳＰＷＬ１の内、一方を動作させているが両方同時に動作させても良い。

（第２の実施の形態）
図１２は本発明の第２の実施の形態に係る半導体記憶装置の模式的回路構成図を示す。ビット線の信号を正転／反転する信号正転／反転選択出力回路８４を用いることで、ＲＯＭデータを論理“０”に設定するコンタクト数を少なくすることを可能にしたものである。図１２において、ビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1毎にセンスアンプ回路６６_j-1,６６_j,６６_j+1が独立に接続され、センスアンプ回路６６_j-1,６６_j,６６_j+1の出力を反転するか否かを２個のプログラム素子７６,７８を用いて選択する。又、図１２において、メモリセルアレイは３×３のマトリックス回路構成部分が示されている。即ち、ビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1およびワード線ＷＬ_i-1,ＷＬ_i,ＷＬ_i+1の交差する位置にメモリセルが配置されている。メモリセルはメモリセルトランジスタとプログラム素子（ＰＧＶ）との直列回路から構成されている。図１２において、第１の実施の形態に係る半導体記憶装置と同様に、リダンダンシメモリセルアレイ２６、プリチャージ回路１２、カラムセレクト回路１４、救済アドレス比較回路３０、ロウデコーダ追加回路２８等を配置しても良いことは明らかである。

図１２においては、各ビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1に対して、センスアンプ回路６６_j-1,６６_j,６６_j+1が１個ずつ接続配置され、更にこれらのセンスアンプ回路６６_j-1,６６_j,６６_j+1の出力は、信号正転／反転選択出力回路８４に接続されている。信号正転／反転選択出力回路８４は、図１２内に示すように、プログラム素子７６_j-1,７６_j,７６_j+1,７８_j-1,７８_j,７８_j+1, ８２_j-1,８２_j,８２_j+1,インバータ８０_j-1,８０_j,８０_j+1と、バッファ回路７０_j-1,７０_j,７０_j+1と、出力端子７２_j-1,７２_j,７２_j+1から構成されている。プログラム素子はプログラムビアコンタクトが導通状態の場合には、コンタクトホールの表示で表され、非道通状態の場合には、図２（ａ）に示したように、オープン状態のプログラム素子の表示で表されている。更に、図１２から明らかなように、オープン状態のプログラム素子７６_j+1の一端はＭＯＳトランジスタ７４_j+1に接続されている。一方、ショート状態のプログラム素子７６_j-1,７６_jはＭＯＳトランジスタ７４_j-1,７４_jに接続されてはいない。

本発明の第２の実施の形態に係る半導体記憶装置の動作上、信号正転／反転選択出力回路８４において、ＲＯＭコードの設定については、あるビット線において論理“０”に設定するコンタクト数が行数の１／２よりも大きい場合、ＲＯＭコードはプログラムビアあるいはコンタクトの有無を逆に設定し、そのビット線出力を反転して出力させる。コンタクト数が行数の１／２以下であれば、ＲＯＭコードはそのままで、そのビット線は正転で出力させる。

本発明の第２の実施の形態に係る半導体記憶装置においては、ビット線の信号を反転する信号正転／反転選択出力回路８４を用いることで、ＲＯＭデータを論理“０”に設定するコンタクト数を少なくしている。例えば、行数が１２８の場合、従来例で１２７個、６５個、１個のコンタクトが必要なＲＯＭコードの場合、本発明の第２の実施の形態に係る半導体記憶装置では０個、６３個、１個のコンタクトを用いる。

従って、本発明の第２の実施の形態に係る半導体記憶装置において、信号を反転して出力するビット線のＲＯＭコードは、ハイレベル（Ｈ）とロウレベル（Ｌ）のＲＯＭコードを逆にして設定する。コンタクト数が１個であれば、ビット線の信号は正転で出力させＲＯＭコードも逆にせず、そのまま設定する。

本発明の第２の実施の形態に係る半導体記憶装置によれば、ビット線の信号を正転／反転する信号正転／反転選択出力回路８４を用いて、ＲＯＭデータを論理“０”に設定するプログラムビアあるいはコンタクト数を少なくすることができる。

ビット線ＢＬのプログラム論理を反転させ、プログラムビアを減少させるという第２の実施の形態に係る方法と、第１の実施の形態に係る半導体記憶装置の構成を組み合わせることによって、更に救済率を増加させることができる。

ＲＯＭデータを論理“０”に設定するプログラムビアあるいはコンタクト数を少なくすることができるので、メモリセルアレイ１０内のメモリセルを構成するｎチャネルＭＯＳトランジスタに流れるオフリーク電流を抑え(消費電力の低減)、ハイ（Ｈ）レベルを確実に読み出すことができることはもちろん、更に、コンタクト数を少なくすることで、コンタクトに起因したプロセス不良を受けにくくなるので製品の歩留まりが向上する。更に、本発明の実施の形態においては、救済可能な不良品はＲＤヒューズ数により決まるので、ビット線ＢＬのデータを反転することにより、救済対象を少なくし、救済率の向上を図ることができる。

（第２の実施の形態の変形例１）
図１３は本発明の第２の実施の形態の変形例１に係る半導体記憶装置の模式的回路構成図を示す。図１３において、複数のビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1はカラムマルチプレクサ６４に接続され、更にセンスアンプ回路６６を共有する点に特徴を有する。センスアンプ回路６６の出力は、信号正転／反転選択出力回路１２４に接続されている。信号正転／反転選択出力回路１２４は、インバータ１２６と、プログラム素子１３０Ａ,１３０Ｂを含むマルチプレクサ１２８と、バッファ回路７０と、出力端子７２とから構成される。センスアンプ回路６６の出力は、一方ではインバータ１２６を通して反転されてマルチプレクサ１２８に伝送され、他方では反転されずにマルチプレクサ１２８に伝送される。ビット線選択信号ＢＬＳによって、カラムマルチプレクサ６４およびマルチプレクサ１２８は、同時に制御される。更に又、マルチプレクサ１２８の内部のプログラム素子１３０Ａ,１３０Ｂを用いて、センスアンプ出力を反転するか否かを選択する。

本発明の第２の実施の形態の変形例１に係る半導体記憶装置によれば、ビット線の信号を正転／反転する信号正転／反転選択出力回路１２４において、反転回路とＲＯＭコードを設定するものにおいて同じプログラムビアおよびコンタクトを用いて構成することを特徴としている。このため、回路素子数およびプログラムビア或いはコンタクト数を低減することができる。本発明の第２の実施の形態の変形例１に係る半導体記憶装置においては、ビット線の信号を正転／反転する信号正転／反転選択出力回路１２４を用いることで、ＲＯＭデータを論理“０”に設定するコンタクト数を少なくしている。例えば、行数が１２８の場合、従来例で１２７個、６５個、１個のコンタクトが必要なＲＯＭコードの場合、本発明の第２の実施の形態の変形例１に係る半導体記憶装置では０個、６４個、１個のコンタクトを用いる。

図１３において、第１の実施の形態に係る半導体記憶装置と同様に、リダンダンシメモリセルアレイ２６、プリチャージ回路１２、カラムセレクト回路１４、救済アドレス比較回路３０、ロウデコーダ追加回路２８等を配置しても良いことは明らかである。

（第２の実施の形態の変形例２）
図１４は本発明の第２の実施の形態の変形例２に係る半導体記憶装置の模式的回路構成図を示す。図１４において、ビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1毎にそれぞれセンスアンプ回路６６_j-1,６６_j,６６_j+1が独立に接続され、センスアンプ出力を反転するか否かを排他的ＮＯＲ回路１３２_j-1,１３２_j,１３２_j+1を用い、１個のプログラム素子７８で選択する。

図１４において、センスアンプ回路６６_j-1,６６_j,６６_j+1の出力は、それぞれ別々の信号正転／反転選択出力回路１３４に接続されている。信号正転／反転選択出力回路１３４は、排他的ＮＯＲ回路１３２_j-1,１３２_j,１３２_j+1と、プログラム素子７６_j-1,７６_j,７６_j+1,７８_j-1,７８_j,７８_j+1と、ＭＯＳトランジスタ７４_j-1,７４_j, ７４_j+1,１３６_j-1,１３６_j,１３６_j+1と、バッファ回路７０_j-1,７０_j,７０_j+1と、出力端子７２_j-1,７２_j,７２_j+1から構成されている。

本発明の第２の実施の形態の変形例２に係る半導体記憶装置によれば、ビット線の信号を正転／反転する信号正転／反転選択出力回路１３４を用いて、ＲＯＭデータを論理“０”に設定するプログラムビアあるいはコンタクト数を少なくすることができる。例えば、行数が１２８の場合、従来例で１２７個、６５個、１個のコンタクトが必要なＲＯＭコードの場合、本発明の第２の実施の形態の変形例２に係る半導体記憶装置では０個、６４個、１個のコンタクトを用いる。

ＲＯＭデータを論理“０”に設定するプログラムビアあるいはコンタクト数を少なくすることができるので、メモリセルアレイ１０内のメモリセルを構成するｎチャネルＭＯＳトランジスタに流れるオフリーク電流を抑え(消費電力の低減)、ハイ（Ｈ）レベルを確実に読み出すことができる。更に、コンタクト数を少なくすることで、コンタクトに起因したプロセス不良を受けにくくなるので製品の歩留まりが向上する。

図１４において、第１の実施の形態に係る半導体記憶装置と同様に、リダンダンシメモリセルアレイ２６、プリチャージ回路１２、カラムセレクト回路１４、救済アドレス比較回路３０、ロウデコーダ追加回路２８等を配置しても良いことは明らかである。

（第２の実施の形態の変形例３）
図１５は本発明の第２の実施の形態の変形例３に係る半導体記憶装置の模式的回路構成図を示す。図１５において、複数のビット線ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1はカラムマルチプレクサ６４に接続され、更にセンスアンプ回路６６を共有する点に特徴を有する。センスアンプ回路６６の出力は、信号正転／反転選択出力回路１３８に接続されている。信号正転／反転選択出力回路１３８は、排他的ＮＯＲゲート回路１３２ａ,１３２ｂと、プログラム素子１３０Ａ,１３０Ｂを含むマルチプレクサ１２８と、バッファ回路７０と、出力端子７２と、プログラム素子７６ａ,７６ｂと、ＭＯＳトランジスタ７４ａ,７４ｂ,１３６ａ,１３６ｂから構成される。センスアンプ回路６６の出力は、は排他的ＮＯＲゲート回路１３２ａ若しくは１３２ｂを通して正転／反転されてマルチプレクサ１２８に伝送される。プログラム素子７６ａ,７６ｂ若しくは７８ａ,７８ｂの導通／非導通によって決まる論理状態によって、排他的ＮＯＲゲート回路１３２ａ若しくは１３２ｂの他方の入力端子の論理状態を決が決まる。

ビット線選択信号ＢＬＳによって、カラムマルチプレクサ６４およびマルチプレクサ１２８は、同時に制御される。更に又、マルチプレクサ１２８の内部のプログラム素子１３０Ａ,１３０Ｂを用いて、センスアンプ出力を反転するか否かを選択する。

本発明の第２の実施の形態の変形例３に係る半導体記憶装置によれば、ビット線の信号を正転／反転する信号正転／反転選択出力回路１３８において、排他的ＮＯＲゲート回路１３２とＲＯＭコードを設定するものにおいて同じプログラムビアおよびコンタクトを用いて構成することを特徴としている。このため、回路素子数およびプログラムビア或いはコンタクト数を低減することができる。

本発明の第２の実施の形態の変形例３に係る半導体記憶装置においては、ビット線の信号を正転／反転する信号正転／反転選択出力回路１３８を用いることで、ＲＯＭデータを論理“０”に設定するコンタクト数を少なくしている。例えば、行数が１２８の場合、従来例で１２７個、６５個、１個のコンタクトが必要なＲＯＭコードの場合、本発明の第２の実施の形態の変形例３に係る半導体記憶装置では０個、６４個、１個のコンタクトを用いる。

図１５において、第１の実施の形態に係る半導体記憶装置と同様に、リダンダンシメモリセルアレイ２６、プリチャージ回路１２、カラムセレクト回路１４、救済アドレス比較回路３０、ロウデコーダ追加回路２８等を配置しても良いことは明らかである。

（第３の実施の形態）
上述の本発明の第１の実施の形態乃至第２の実施の形態に係る半導体記憶装置を適用したワンチップマイクロコンピュータの模式的ブロック構成は、図１８に示すように、全体ブロックのＬＳＩ２４０の対して、内部は、ＲＯＭ２００と、ＣＰＵ２０２と、ダイレクトメモリアクセスコントローラ（ＤＭＡ）２０４と、データＲＡＭ２０６と、割り込み制御回路２０８と、タイマ回路２１０と、データバスドライバ２１２と、スタックＲＡＭ／ワークＲＡＭ２１４と、液晶ディスプレイ（ＬＣＤ）駆動回路２１６と、昇圧回路２１８と、電池電圧検知回路２２０と、ブザー回路２２２と、Ｉ／Ｏポート２２４と、テスト回路２２６と、クロック発振回路２２８と、リセット回路２３０とから構成される。

ＲＯＭ２００の役割は、ＣＰＵ２０２に与えるコマンドをプログラムデータとして格納しておき、ＣＰＵ２０２から読み出し命令があった時に対応するプログラムデータをＣＰＵ２０２に送ることである。

上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

更にまた、本発明の実施の形態及によって開示された半導体記憶装置は、お互いに組み合わせることによって動作可能であることももちろんである。

本発明の第１の実施の形態に係る半導体記憶装置の模式的全体ブロック構成図。 本発明の第１の実施の形態に係る半導体記憶装置の単位メモリセルの概念を示す基本回路図であって、（ａ）オープン状態のプログラム素子とＭＯＳトランジスタからなる回路構成図、（ｂ）ショート状態プログラム素子とＭＯＳトランジスタからなる回路構成図。 本発明の第１の実施の形態に係る半導体記憶装置の１×４ビットのマトリックス回路構成図。 本発明の第１の実施の形態に係る半導体記憶装置の図２の回路構成に対応する平面パターンレイアウト構成図。 本発明の第１の実施の形態に係る半導体記憶装置の単位メモリセルの模式的断面構造図であって、（ａ）オープン状態の構造図、（ｂ）ショート状態の構造図。 本発明の第１の実施の形態に係る半導体記憶装置において、製品製造工程におけるロウ（行）リダンダンシ救済工程を説明する模式的フローチャート図。 本発明の第１の実施の形態に係る半導体記憶装置の模式的回路構成図。 本発明の第１の実施の形態に係る半導体記憶装置のセンスアンプ回路に適用されるトライ・ステート・インバータの（ａ）シンボルマークと、（ｂ）インバータ２段による等価的回路表現および（ｃ）レベル動作のセンスアンプＳＡの回路例。 本発明の第１の実施の形態に係る半導体記憶装置のセンスアンプ回路に適用されるトライ・ステート・インバータの（ａ）ＣＭＯＳインバータとＣＭＯＳ半導体スイッチからなる等価的回路表現と、（ｂ）スイッチドＣＭＯＳによる等価的回路表現。 本発明の第１の実施の形態に係る半導体記憶装置のロウデコーダおよびロウデコーダ追加回路の模式的回路構成例。 本発明の第１の実施の形態に係る半導体記憶装置の救済アドレス比較回路の模式的回路構成例。 本発明の第２の実施の形態に係る半導体記憶装置の模式的回路構成図。 本発明の第２の実施の形態の変形例１に係る半導体記憶装置の模式的回路構成図。 本発明の第２の実施の形態の変形例２に係る半導体記憶装置の模式的回路構成図。 本発明の第２の実施の形態の変形例３に係る半導体記憶装置の模式的回路構成図。 本発明の第３の実施の形態に係る半導体記憶装置の応用回路構成図。

符号の説明

１０…メモリセルアレイ
１２…プリチャージ回路
１４…カラムセレクト回路
１６,６６,６６_j-1,６６_j,６６_j+1…センスアンプ回路
１８…出力バッファ回路
２０…ロウデコーダ
２２…アドレス制御回路
２４…リードコントロール回路
２６…リダンダンシメモリセルアレイ
２８…ロウデコーダ追加回路
３０…救済アドレス比較回路
３１…不良アドレス保持回路
３２…オープン状態のプログラム素子（ＰＧＶ）
３３…アドレス比較回路
３４…ショート状態のプログラム素子（ＰＧＶ）
３６…ビット線コンタクト
３８…ワード線コンタクト
４０…トライ・ステート・インバータ
４２,４４,４６,８０,８０_j-1,８０_j,８０_j+1,９２,９４,９６,９８,１０６,１１０,１１２…インバータ
４８,５２,５６,５８…ｐチャネルＭＯＳトランジスタ
５０,５４,６０,６２…ｎチャネルＭＯＳトランジスタ
６４…カラムマルチプレクサ
７０,７０_j-1,７０_j,７０_j+1…バッファ回路
７２,７２_j-1,７２_j,７２_j+1…出力端子
７４,７４_j-1,７４_j,７４_j+1, ７４ａ,７４ｂ,１３６_j-1,１３６_j,１３６_j+1,１３６ａ,１３６ｂ…ＭＯＳトランジスタ
７６,７６_j-1,７６_j,７６_j+1,７６ａ,７６ｂ,７８,７８_j-1,７８_j,７８_j+1,７８ａ,７８ｂ,８２,８２_j-1,８２_j,８２_j+1,１３０Ａ,１３０Ｂ…プログラム素子
８４,１２４,１３４,１３８…信号正転／反転選択出力回路
９０,１０４…ＮＡＮＤゲート回路
１００…ドライバ回路
１０２…アドレス入力回路
１１４…Ｄタイプフリップフロップ
１１６…ヒューズ
１１８,１２０,１２２…抵抗
１０８,１３２,１３２_j-1,１３２_j,１３２_j+1,１３２ａ,１３２ｂ…排他的ＮＯＲ回路
２００…ＲＯＭ
２０２…ＣＰＵ
２０４…ＤＭＡ
２０６…データＲＡＭ
２０８…割り込み制御回路
２１０…タイマ回路
２１２…データバスドライバ回路
２１４…スタックＲＡＭ／ワークＲＡＭ
２１６…ＬＣＤ駆動回路
２１８…昇圧回路
２２０…電池電圧検知回路
２２２…ブザー回路
２２４…Ｉ／Ｏポート
２２６…テスト回路
２２８…クロック発振回路
２３０…リセット回路
２４０…ＬＳＩ
３００…半導体基板
３０２…素子分離領域
３０４…ｎ^＋拡散層
３１０…プログラムビア（ＶＩＡ）
ＳＴ０〜ＳＴ１２…ステップ
ＧＮＤ…接地ライン
ＷＬ_i-1,ＷＬ_i,ＷＬ_i+1,ＷＬ_i+2…ワード線
ＷＬＵＰ…ワード線昇圧信号
Ｐ_j-1,Ｐ_j,Ｐ_j+1,Ｐ_j+2…プリチャージトランジスタ
ＢＬ_j-1,ＢＬ_j,ＢＬ_j+1,ＢＬ_j+2…ビット線
ＢＬＳ…ビット線選択信号
Ｎ_ij-1,Ｎ_ij,Ｎ_ij+1,Ｎ_ij+2,Ｎ_i+1j-1,Ｎ_i+1j,Ｎ_i+1j+1,Ｎ_i+1j+2…ＭＯＳトランジスタ
ＳＡＥ…センスアンプイネーブル信号
ＳＡＥＬ…センスアンプイネーブル信号線
ＰＲＥＣＨ…プリチャージ信号
ＰＲＥＣＨＬ…プリチャージ信号線
ＳＰ０,ＳＰ１…スペアワード線
Ｎ_BLj-1,Ｎ_BLj,Ｎ_BLj+1,Ｎ_BLj+2…ビット線選択トランジスタ
ＣＳＬ０,ＣＳＬ１…カラムセレクト信号線
ＣＬＳ…カラムセレクト信号
ＣＳ…ソース線コンタクト
ＣＢ…ビット線コンタクト

Claims (9)

1. 行方向に延びる複数のワード線と、列方向に延びる複数のビット線とを備え、前記複数のワード線と前記複数のビット線との交差する位置に,それぞれスイッチング素子とプログラム素子の直列回路からなるメモリセルを配置したメモリセルアレイと、
   前記行方向に延びるデータ出力と同数のスペアワード線と前記ビット線との交差する位置に,それぞれ前記直列回路を配置したリダンダンシメモリセルアレイと、
   前記メモリセルアレイの複数のワード線を駆動するロウデコーダと、
   前記複数のスペアワード線を駆動するロウデコーダ追加回路と、
   前記複数のビット線をプリチャージするプリチャージ回路と、
   前記プリチャージ回路に接続され、前記ビット線を選択するカラムセレクト回路と、
   前記カラムセレクト回路に接続され、前記メモリセルに記憶されたデータを検出するセンスアンプ回路
   とを備えることを特徴とする半導体記憶装置。
2. 前記リダンダンシメモリセルアレイにおいて、同一のデータ出力に属するメモリセルのゲートは、同一のスペアワード線に接続され、前記スペアワード線の活性化によって、前記ビット線を放電することを特徴とする請求項１記載の半導体記憶装置。
3. 前記ワード線と、前記スペアワード線とを同時に駆動して前記ビット線のロウレベル読み出しを救済することを特徴とする請求項１記載の半導体記憶装置。
4. 前記ロウデコーダと前記ロウデコーダ追加回路は実質に同一の回路構成を備えることを特徴とする請求項１記載の半導体記憶装置。
5. 前記ビット線をロウレベルにできない不良メモリセルのアドレスとそのデータ出力番号を保持する不良アドレス保持回路と、
   前記保持されたアドレスとアドレス入力とを比較し、前記比較結果に基づいて、出力の救済行を駆動する比較回路
   とを更に備えることを特徴とする請求項２記載の半導体記憶装置。
6. 前記救済アドレス比較回路は、常時いずれかの行アドレス
   を選択することを特徴とする請求項５記載の半導体記憶装置。
7. 前記センスアンプ回路に接続され、前記ビット線の信号を
   正転／反転する信号正転／反転選択出力回路を更に備えることを特徴と
   する請求項１記載の半導体記憶装置。
8. 前記信号正転／反転選択出力回路は、インバータと該インバータに並列接続され、前記プログラム素子と同一構成からなるプログラム素子を備えることを特徴とする請求項７記載の半導体記憶装置。
9. 前記信号正転／反転出力回路は、排他的ＮＯＲゲート回路と、前記プログラム素子と同一構成からなるプログラム素子を備えることを特徴とする請求項７記載の半導体記憶装置。

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