CN116453559A - Rom位线预充电压的控制电路 - Google Patents

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Abstract

本发明提供一种ROM位线预充电压的控制电路。ROM位线预充电压的控制电路包括：ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；虚拟存储体，虚拟存储体包括虚拟存储单元；位线选择电路；位线，与位线选择电路的第一端口、第一ROM存储单元及第二ROM存储单元均相连接；虚拟位线选择电路；虚拟位线，与虚拟位线选择电路的第一端口及虚拟存储单元均相连接；钳位电路，与位线选择电路的第三端口及虚拟位线选择电路的第三端口均相连接。本发明中位线的预充电压及虚拟位线的预充电压均不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。

Description

ROM位线预充电压的控制电路
技术领域
本发明涉及集成电路领域，特别是涉及一种ROM位线预充电压的控制电路。
背景技术
掩膜编程ROM（Read-Only Memory，只读存储器）因成本低，性能稳定被广泛应用于各种集成电路中。一种ROM存储器件的版图设计如图1所示，由图1可知，ROM存储器件可以包括ROM存储阵列10及虚拟存储体11，所述虚拟存储体11位于所述ROM存储阵列10的外围。
随着芯片集成度的提高，市场对储存电路的要求多且严苛，不但要求储存量大，面积小，超低功耗低，还需要电路工作在如2.6伏至5.5伏大跨度电源电压范围下等等，其中低功耗是所有电路都需要重点关注重视的方面，这就要求设计师在设计电路时就需要考虑如何降低功耗的问题。
目前的ROM位线预充电压的控制电路在工作时，都是将ROM存储阵列10连接的位线的位线电压及虚拟存储体11连接的虚拟位线的电压预充至某个电压值，为了满足高电源电压、不同温度、不同制程等因素，为了输出电路的放大器判断及减少误差，大部分都会将位线及虚拟位线预充至电源电压的一半及以上，这样位线的预充电压值及虚拟位线的预充电压值随电源电压的变化而变化很大，同时功耗也会变化很大。因ROM读取数据结构简单，每次读取数据的时候都需要对位线及虚拟位线进行充电，读取完数据后就将位线及虚拟位线上的电荷通过电源地泄放掉。如果ROM储存数据量大，每读一个数据位都需要将位线电压及虚拟位线的电压预充至一个很高的电压（大于二分之一电源电压），又电源电压普遍较高，ROM位线预充电压的控制电路的功耗就会较大。
发明内容
本发明的目的在于，提供一种ROM位线预充电压的控制电路，具有可以将位线的预充电压及虚拟位线的预充电压进行钳位，位线的预充电压及虚拟位线的预充电压不会随着电源电压的变化而大幅变化，从而极大地降低了功耗等优点等优点。
为解决现有技术中的问题，本发明提供一种ROM位线预充电压的控制电路，所述ROM位线预充电压的控制电路包括：
ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；
虚拟存储体，位于所述ROM存储阵列的外侧，所述虚拟存储体包括虚拟存储单元；
位线选择电路，包括第一端口、第二端口和第三端口；
位线，与所述位线选择电路的第一端口、所述第一ROM存储单元及所述第二ROM存储单元均相连接；
虚拟位线选择电路，包括第一端口、第二端口和第三端口；
虚拟位线，与所述虚拟位线选择电路的第一端口及所述虚拟存储单元均相连接；
钳位电路，与所述位线选择电路的第三端口及所述虚拟位线选择电路的第三端口均相连接，用于生成钳位电压，以对所述位线的预充电压及所述虚拟位线的预充电压进行钳位。
可选地，所述ROM位线预充电压的控制电路还包括地址位选信号线，与所述位线选择电路的第二端口相连接。
可选地，所述ROM位线预充电压的控制电路还包括虚拟地址位选信号线，与所述虚拟位线选择电路的第二端口相连接。
可选地，所述ROM位线预充电压的控制电路还包括：
第一行选择开关管，所述第一行选择开关管包括控制端、第一端及第二端；所述第一行选择开关管的第一端与所述第一ROM存储单元相连接；所述第一行选择开关管的第二端接地；
第二行选择开关管，所述第二行选择开关管包括控制端、第一端及第二端；所述第二行选择开关管的第一端与所述第二ROM存储单元相连接；所述第二行选择开关管的第二端接地；
第一字线，所述第一字线与所述第一行选择开关管的控制端相连接；
第二字线，所述第二字线与所述第二行选择开关管的控制端相连接；
第三行选择开关管，包括控制端、第一端及第二端；所述第三行选择开关管的控制端与所述第三行选择开关管的第二端短接后均接地，所述第三行选择开关管的第一端与所述虚拟存储单元相连接。
可选地，所述第一行选择开关管包括NMOS管，所述第一行选择开关管的控制端为所述第一行选择开关管的栅极，所述第一行选择开关管的第一端为所述第一行选择开关管的漏极，所述第一行选择开关管的第二端为所述第一行选择开关管的源极；所述第二行选择开关管包括NMOS管，所述第二行选择开关管的控制端为所述第二行选择开关管的栅极，所述第二行选择开关管的第一端为所述第二行选择开关管的漏极，所述第二行选择开关管的第二端为所述第二行选择开关管的源极；所述第三行选择开关管包括NMOS管，所述第三行选择开关管的控制端为所述第三行选择开关管的栅极，所述第三行选择开关管的第一端为所述第三行选择开关管的漏极，所述第三行选择开关管的第二端为所述第三行选择开关管的源极。
可选地，所述钳位电路包括第一钳位电压生成电路，所述第一钳位电压生成电路包括：
第一晶体管，所述第一晶体管包括控制端、第一端及第二端；所述第一晶体管的控制端与接地电压相连接；所述第一晶体管的第一端与电源电压相连接；
第二晶体管，所述第二晶体管包括控制端、第一端及第二端；所述第二晶体管的控制端与反馈电压相连接；所述第二晶体管的第一端与所述第一晶体管的第二端相连接；所述第二晶体管的第二端与所述位线选择电路的第三端口相连接。
可选地，所述第一晶体管包括PMOS管，所述第一晶体管的控制端为所述第一晶体管的栅极，所述第一晶体管的第一端为所述第一晶体管的源极，所述第一晶体管的第二端为所述第一晶体管的漏极；所述第二晶体管包括NMOS管，所述第二晶体管的控制端为所述第二晶体管的栅极，所述第二晶体管的第一端为所述第二晶体管的漏极，所述第二晶体管的第二端为所述第二晶体管的源极。
可选地，所述钳位电路包括第二钳位电压生成电路，所述第二钳位电压生成电路包括：
第三晶体管，所述第三晶体管包括控制端、第一端及第二端；所述第三晶体管的控制端与接地电压相连接；所述第三晶体管的第一端与电源电压相连接；
第四晶体管，所述第四晶体管包括控制端、第一端及第二端；所述第四晶体管的控制端与反馈电压相连接；所述第四晶体管的第一端与所述第三晶体管的第二端相连接；所述第四晶体管的第二端与所述虚拟位线选择电路的第三端口相连接。
可选地，所述第三晶体管包括PMOS管，所述第三晶体管的控制端为所述第三晶体管的栅极，所述第三晶体管的第一端为所述第三晶体管的源极，所述第三晶体管的第二端为所述第三晶体管的漏极；所述第四晶体管包括NMOS管，所述第四晶体管的控制端为所述第四晶体管的栅极，所述第四晶体管的第一端为所述第四晶体管的漏极，所述第四晶体管的第二端为所述第四晶体管的源极。 可选地，所述钳位电路还包括：反馈电压生成电路，所述反馈电压生成电路包括第一端、第二端、第三端、第四端、第五端、第六端及第七端；其中，所述反馈电压生成电路的第一端连接所述电源电压，所述反馈电压生成电路的第二端接地，所述反馈电压生成电路的第三端与预反馈电压相连接，所述反馈电压生成电路的第四端与所述虚拟位线相连接，所述反馈电压生成电路的第五端接地，所述反馈电压生成电路的第六端与所述虚拟地址位选信号线相连接，所述反馈电压生成电路的第七端与所述第二晶体管的控制端及所述第四晶体管的控制端均相连接，用于向所述第二晶体管的控制端及所述第四晶体管的控制端输出所述反馈电压。
可选地，所述反馈电压生成电路包括：
第五晶体管，所述第五晶体管包括控制端、第一端及第二端；所述第五晶体管的控制端为所述反馈电压生成电路的第二端，所述第五晶体管的第一端为所述反馈电压生成电路的第一端；
第六晶体管，所述第六晶体管包括控制端、第一端及第二端；所述第六晶体管的控制端为所述反馈电压生成电路的第四端；所述第六晶体管的第一端与所述第五晶体管的第二端相连接后共同作为所述反馈电压生成电路的第三端；所述第六晶体管的第二端为所述反馈电压生成电路的第五端；
第一反相器，所述第一反相器的输入端与所述第五晶体管的第二端及所述第六晶体管的第一端均相连接；
第二反相器，所述第二反相器的输入端与所述第一反相器的输出端相连接；
与门，所述与门包括第一输入端、第二输入端及输出端；所述与门的第一输入端与所述第二反相器的输出端相连接；所述与门的第二输入端为所述反馈电压生成电路的第六端；所述与门的输出端为所述反馈电压生成电路的第七端。
可选地，所述第五晶体管包括PMOS管，所述第五晶体管的控制端为所述第五晶体管的栅极，所述第五晶体管的第一端为所述第五晶体管的源极，所述第五晶体管的第二端为所述第五晶体管的漏极；所述第六晶体管包括NMOS管，所述第六晶体管的控制端为所述第六晶体管的栅极，所述第六晶体管的第一端为所述第六晶体管的漏极，所述第六晶体管的第二端为所述第六晶体管的源极。
可选地，所述位线选择电路包括第七晶体管，所述第七晶体管包括控制端、第一端及第二端；所述第七晶体管的控制端为所述位线选择电路的第二端口，所述第七晶体管的第一端为所述位线选择电路的第三端口，所述第七晶体管的第二端为所述位线选择电路的第一端口。
可选地，所述虚拟位线选择电路包括第八晶体管，所述第八晶体管包括控制端、第一端及第二端；所述第八晶体管的控制端为所述位线选择电路的第二端口，所述第八晶体管的第一端为所述位线选择电路的第三端口，所述第八晶体管的第二端为所述位线选择电路的第一端口。
如上所述，本发明的ROM位线预充电压的控制电路，具有以下有益效果：本发明的ROM位线预充电压的控制电路中，通过设置钳位电路，可以将位线的预充电压及虚拟位线的预充电压进行钳位，位线的预充电压及虚拟位线的预充电压均不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。
附图说明
图1为一种ROM存储器件的版图设计图。
图2及图3为本发明实施例一中提供的ROM位线预充电压的控制电路的电路图。
标号说明：10、ROM存储阵列、101、第一ROM存储单元；102、第二ROM存储单元；11、虚拟存储体；111、虚拟存储单元；12、位线选择电路；13、虚拟位线选择电路；14、钳位电路；141、第一钳位电压生成电路；142、第二钳位电压生成电路；143、反馈电压生成电路；1431、第一反相器；1432、第二反相器；1433、与门。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本发明的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本发明的精神和范围的其他技术方案。
本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
掩膜编程ROM（Read-Only Memory，只读存储器）因成本低，性能稳定被广泛应用于各种集成电路中。一种ROM存储器件的版图设计如图1所示，由图1可知，ROM存储器件可以包括ROM存储阵列10及虚拟存储体11，所述虚拟存储体11位于所述ROM存储阵列10的外围。
随着芯片集成度的提高，市场对储存电路的要求多且严苛，不但要求储存量大，面积小，超低功耗低，还需要电路工作在如2.6伏至5.5伏大跨度电源电压范围下等等，其中低功耗是所有电路都需要重点关注重视的方面，这就要求设计师在设计电路时就需要考虑如何降低功耗的问题。
ROM位线预充电压的控制电路在工作时，都是将ROM存储阵列10连接的位线的位线电压及虚拟存储体11连接的虚拟位线的电压预充至某个电压值，为了满足高电源电压、不同温度、不同制程等因素，为了输出电路的放大器判断及减少误差，大部分都会将位线及虚拟位线预充至电源电压的一半及以上，这样位线的预充电压值及虚拟位线的预充电压值随电源电压的变化而变化很大，同时功耗及ROM访问速度也会变化很大。因ROM读取数据结构简单，每次读取数据的时候都需要对位线及虚拟位线进行充电，读取完数据后就将位线及虚拟位线上的电荷通过电源地泄放掉。如果ROM储存数据量大，每读一个数据位都需要将位线电压及虚拟位线的电压预充至一个很高的电压（大于二分之一电源电压），如果电源电压很高，这样就不经意间浪费了不少功耗跟访问速度。
实施例一
请结合图1参阅图2至图3，本发明提供一种ROM位线预充电压的控制电路，所述ROM位线预充电压的控制电路包括：
ROM存储阵列10，所述ROM存储阵列10包括第一ROM存储单元101及第二ROM存储单元102；
虚拟存储体11，所述虚拟存储体11位于所述ROM存储阵列10的外侧，所述虚拟存储体11包括虚拟存储单元111；
位线选择电路12，所述位线选择电路12包括第一端口、第二端口和第三端口；
位线bl，所述位线bl与所述位线选择电路12的第一端口、所述第一ROM存储单元101及所述第二ROM存储单元102均相连接；
虚拟位线选择电路13，所述虚拟位线选择电路13包括第一端口、第二端口和第三端口；
虚拟位线blref1，所述虚拟位线blref1与所述虚拟位线选择电路13的第一端口及所述虚拟存储单元111均相连接；
钳位电路14，所述钳位电路14与所述位线选择电路12的第三端口及所述虚拟位线选择电路13的第三端口均相连接，用于生成钳位电压，以对所述位线bl的预充电压及所述虚拟位线blref1的预充电压进行钳位。
本发明的ROM位线预充电压的控制电路中，通过设置所述钳位电路14，可以将位线bl的预充电压及虚拟位线blref1的预充电压进行钳位，位线bl的预充电压及虚拟位线blref1的预充电压均不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。
作为示例，所述ROM位线预充电压的控制电路还包括地址位选信号线blsel，所述地址位选信号线blsel与所述位线选择电路12的第二端口相连接。
作为示例，所述ROM位线预充电压的控制电路还包括虚拟地址位选信号线dumblsel，所述虚拟地址位选信号线dumblsel与所述虚拟位线选择电路13的第二端口相连接。
作为示例，所述第一ROM存储单元101、所述第二ROM存储单元102及所述虚拟存储单元111均包括由下至上依次叠置的第一金属层、介质层及第二金属层；其中，所述第一ROM存储单元101中的第一金属层与第二金属层由介质层绝缘隔离，二者并不电连接；所述第二ROM存储单元102中的介质层内形成有第一导电插塞，所述第二ROM存储单元102中的第一金属层与第二金属层经由所述第一导电插塞实现电连接；所述虚拟存储单元111中的介质层内形成有第二导电插塞，所述虚拟存储单元111中的第一金属层与第二金属层经由所述第二导电插塞实现电连接。
实施例二
请结合图1参阅图2，本发明还提供一种ROM位线预充电压的控制电路，本实施例中的ROM位线预充电压的控制电路相较于实施例一中的ROM位线预充电压的控制电路具有更为具体的结构。
作为示例，请参阅图2，所述钳位电路14可以包括第一钳位电压生成电路141，所述第一钳位电压生成电路141可以包括：
第一晶体管PM10，所述第一晶体管PM10包括控制端、第一端及第二端；所述第一晶体管PM10的控制端与接地电压VSS相连接；所述第一晶体管PM10的第一端与电源电压VDD相连接；
第二晶体管NM10，所述第二晶体管NM10包括控制端、第一端及第二端；所述第二晶体管NM10的控制端与反馈电压prech相连接；所述第二晶体管NM10的第一端与所述第一晶体管PM10的第二端相连接；所述第二晶体管NM10的第二端与所述位线选择电路12的第三端口相连接。
具体的，所述位线选择电路12的第三端口连接如图2中的prebl节点。
作为示例，请参阅图3，所述钳位电路14还可以包括第二钳位电压生成电路142，所述第二钳位电压生成电路142包括：
第三晶体管PM11，所述第三晶体管PM11包括控制端、第一端及第二端；所述第三晶体管PM11的控制端与接地电压VSS相连接；所述第三晶体管PM11的第一端与电源电压VDD相连接；
第四晶体管NM13，所述第四晶体管NM13包括控制端、第一端及第二端；所述第四晶体管NM13的控制端与反馈电压prech相连接；所述第四晶体管NM13的第一端与所述第三晶体管PM11的第二端相连接；所述第四晶体管NM13的第二端与所述虚拟位线选择电路13的第三端口相连接。
作为示例，如图2及图3所示，所述ROM位线预充电压的控制电路还可以包括：
第一行选择开关管NM11，所述第一行选择开关管NM11包括控制端、第一端及第二端；所述第一行选择开关管NM11的第一端与所述第一ROM存储单元101相连接；所述第一行选择开关管NM11的第二端接地；
第二行选择开关管NM12，所述第二行选择开关管NM12包括控制端、第一端及第二端；所述第二行选择开关管NM12的第一端与所述第二ROM存储单元102相连接；所述第二行选择开关管NM12的第二端接地；
第一字线wl<1>，所述第一字线wl<1>与所述第一行选择开关管NM11的控制端相连接；
第二字线wl<0>，所述第二字线wl<0>与所述第二行选择开关管NM12的控制端相连接；
第三行选择开关管NM15，所述第三行选择开关管NM15包括控制端、第一端及第二端；所述第三行选择开关管NM15的控制端与所述第三行选择开关管NM15的第二端短接后均接地，所述第三行选择开关管NM15的第一端与所述虚拟存储单元111相连接。
作为示例，所述第一行选择开关管NM11的数量、所述第二行选择开关管NM12的数量、所述第一字线wl<1>的数量、所述第二字线wl<0>的数量、所述第三行选择开关管NM15的数量、所述第一ROM存储单元101、所述第二ROM存储单元102的数量及所述虚拟存储单元111的数量均为多个，所述第一行选择开关管NM11的控制端与所述第一字线wl<1>一一对应连接，且所述第一行选择开关管NM11与所述第一ROM存储单元101一一对应连接；所述第二行选择开关管NM12的控制端与所述第二字线wl<0>一一对应连接，且所述第二行选择开关管NM12与所述第二ROM存储单元102一一对应连接；所述第三行选择开关管NM15的第一端与所述虚拟存储单元111一一对应连接。
作为示例，所述第一行选择开关管NM11包括NMOS管，所述第一行选择开关管NM11的控制端为所述第一行选择开关管NM11的栅极，所述第一行选择开关管NM11的第一端为所述第一行选择开关管NM11的漏极，所述第一行选择开关管NM11的第二端为所述第一行选择开关管NM11的源极；所述第二行选择开关管NM12包括NMOS管，所述第二行选择开关管NM12的控制端为所述第二行选择开关管NM12的栅极，所述第二行选择开关管NM12的第一端为所述第二行选择开关管NM12的漏极，所述第二行选择开关管NM12的第二端为所述第二行选择开关管NM12的源极；所述第三行选择开关管NM15包括NMOS管，所述第三行选择开关管NM15的控制端为所述第三行选择开关管NM15的栅极，所述第三行选择开关管NM15的第一端为所述第三行选择开关管NM15的漏极，所述第三行选择开关管NM15的第二端为所述第三行选择开关管NM15的源极。
作为示例，所述第一晶体管PM10包括PMOS管，所述第一晶体管PM10的控制端为所述第一晶体管PM10的栅极，所述第一晶体管PM10的第一端为所述第一晶体管PM10的源极，所述第一晶体管PM10的第二端为所述第一晶体管PM10的漏极；所述第二晶体管NM10包括NMOS管，所述第二晶体管NM10的控制端为所述第二晶体管NM10的栅极，所述第二晶体管NM10的第一端为所述第二晶体管NM10的漏极，所述第二晶体管NM10的第二端为所述第二晶体管NM10的源极。
作为示例，所述第三晶体管PM11包括PMOS管，所述第三晶体管PM11的控制端为所述第三晶体管PM11的栅极，所述第三晶体管PM11的第一端为所述第三晶体管PM11的源极，所述第三晶体管PM11的第二端为所述第三晶体管PM11的漏极；所述第四晶体管NM13包括NMOS管，所述第四晶体管NM13的控制端为所述第四晶体管NM13的栅极，所述第四晶体管NM13的第一端为所述第四晶体管NM13的漏极，所述第四晶体管NM13的第二端为所述第四晶体管NM13的源极。
作为示例，请继续参阅图3，所述钳位电路14还可以包括反馈电压生成电路143，所述反馈电压生成电路143包括第一端、第二端、第三端、第四端、第五端、第六端及第七端；其中，所述反馈电压生成电路143的第一端连接所述电源电压VDD，所述反馈电压生成电路143的第二端接地，所述反馈电压生成电路143的第三端与预反馈电压prechi相连接，所述反馈电压生成电路143的第四端与所述虚拟位线blref1相连接，所述反馈电压生成电路143的第五端接地，所述反馈电压生成电路143的第六端与所述虚拟地址位选信号线dumblsel相连接，所述反馈电压生成电路143的第七端与所述第二晶体管NM10的控制端及所述第四晶体管NM13的控制端均相连接，用于向所述第二晶体管NM10的控制端及所述第四晶体管NM13的控制端输出所述反馈电压prech。
作为示例，请继续参阅图2，所述反馈电压生成电路143包括：
第五晶体管PM12，所述第五晶体管PM12包括控制端、第一端及第二端；所述第五晶体管PM12的控制端为所述反馈电压生成电路143的第二端，所述第五晶体管PM12的第一端为所述反馈电压生成电路143的第一端；即所述第五晶体管PM12的控制端接地（即连接接地电压VSS），所述第五晶体管PM12的第一端连接所述电源电压VDD；
第六晶体管NM14，所述第六晶体管NM14包括控制端、第一端及第二端；所述第六晶体管NM14的控制端为所述反馈电压生成电路143的第四端；所述第六晶体管NM14的第一端与所述第五晶体管PM12的第二端相连接后共同作为所述反馈电压生成电路143的第三端；所述第六晶体管NM14的第二端为所述反馈电压生成电路143的第五端；即所述第六晶体管NM14的控制端连接所述虚拟位线blref1，所述第六晶体管NM14的第一端与所述第五晶体管PM12的第二端均连接所述预反馈电压prechi，所述第六晶体管NM14的第二端接地；
第一反相器1431，所述第一反相器1431的输入端与所述第五晶体管PM12的第二端及所述第六晶体管NM14的第一端均相连接；
第二反相器1432，所述第二反相器1432的输入端与所述第一反相器1431的输出端相连接；所述第二反相器1432输出信号prechrst；
与门1433，所述与门1433包括第一输入端、第二输入端及输出端；所述与门1433的第一输入端与所述第二反相器1432的输出端相连接；所述与门1433的第二输入端为所述反馈电压生成电路143的第六端；所述与门1433的输出端为所述反馈电压生成电路143的第七端；即所述与门1433的第二输入端与所述虚拟地址位选信号线dumblsel相连接，所述与门1433的输出端与所述第二晶体管NM10的控制端及所述第四晶体管NM13的控制端均相连接。
作为示例，所述第五晶体管PM12包括PMOS管，所述第五晶体管PM12的控制端为所述第五晶体管PM12的栅极，所述第五晶体管PM12的第一端为所述第五晶体管PM12的源极，所述第五晶体管PM12的第二端为所述第五晶体管PM12的漏极；所述第六晶体管NM14包括NMOS管，所述第六晶体管NM14的控制端为所述第六晶体管NM14的栅极，所述第六晶体管NM14的第一端为所述第六晶体管NM14的漏极，所述第六晶体管NM14的第二端为所述第六晶体管NM14的源极。
作为示例，所述位线选择电路12可以包括第七晶体管，所述第七晶体管包括控制端、第一端及第二端；所述第七晶体管的控制端为所述位线选择电路12的第二端口，所述第七晶体管的第一端为所述位线选择电路的第三端口，所述第七晶体管的第二端为所述位线选择电路12的第一端口；即所述第七晶体管的控制端与所述地址位选信号线blsel相连接，所述第七晶体管的第一端与所述prebl节点相连接，所述第七晶体管的第二端与所述位线bl相连接。
作为示例，所述第七晶体管可以包括NMOS管，所述第七晶体管的控制端为所述第七晶体管的栅极，所述第七晶体管的第一端为所述第七晶体管的漏极，所述第七晶体管的第二端为所述第七晶体管的源极。
作为示例，所述虚拟位线选择电路13可以包括第八晶体管，所述第八晶体管包括控制端、第一端及第二端；所述第八晶体管的控制端为所述虚拟位线选择电路13的第二端口，所述第八晶体管的第一端为所述虚拟位线选择电路13的第三端口，所述第八晶体管的第二端为所述虚拟位线选择电路13的第一端口；即所述第八晶体管的控制端与所述虚拟地址位选信号线dumblsel相连接，所述第八晶体管的第一端与preblref1节点相连接，所述第八晶体管的第二端与所述虚拟位线blref1相连接。
作为示例，所述第八晶体管可以包括NMOS管，所述第八晶体管的控制端为所述第八晶体管的栅极，所述第八晶体管的第一端为所述第八晶体管的漏极，所述第八晶体管的第二端为所述第八晶体管的源极。
作为示例，所述虚拟存储体11的数量为多个，多个所述虚拟存储体11环绕所述ROM存储阵列10的四周，且沿所述ROM存储阵列10的行方向及列方向间隔排布。所述虚拟存储体11可以包括一行或一列多个呈间隔排布的所述虚拟存储单元111；具体的，如图1所示，位于同一行或位于同一列的多个所述虚拟存储单元111形成一个虚拟存储体11。
作为示例，本发明的ROM位线预充电压的控制电路中，所述第一ROM存储单元101及所述第二ROM存储单元102分别用第一行选择开关管NM11和第二行选择开关管NM12的接法来分别表示所述第一ROM存储单元101中存储有“1”数据，所述第二ROM存储单元102中存储有“0”数据。首先在读取数据时会预先对选中的ROM存储单元进行充电，一段时间后（ROM存储单元将prebl节点预充电荷泄放到足够低状态时所需时间）通过读取节点prebl的prebl信号状态来判断所述ROM存储单元中存储的数据。
作为示例，若地址位寻址到信号wl<1>，wl<1>置高，所述第一行选择开关管NM11导通，若此时所述第一行选择开关管NM11连接的所述第一ROM存储单元101的存储位为“1”的信息，所述第一行选择开关管NM11的漏端与其连接的位线bl处于断开状态，则第一行选择开关管NM11不能泄放掉与其相连接的位线bl预充电时的电荷，prebl为“高电平”，则读出的数据为“1”。
反之，若地址位寻址到信号wl<0>，wl<0>置高，所述第二行选择开关管NM12导通，若此时与所述第二行选择开关管NM12相连接的第二ROM存储单元102的存储位为“0”的信息，所述第二行选择开关管NM12的漏端与与其连接的位线bl处于连接状态，则所述第二行选择开关管NM12能将与其相连接的位线bl预充电时的电荷泄放掉，prebl信号变成“低电平”，则读出的数据为“0”。
作为示例，本发明的ROM位线预充电压的控制电路利用一列所述虚拟存储单元111结合所述反馈电压生成电路143，搭建的一个动态反馈电路。此列所述虚拟存储单元111存储的数据都为“1”，所述虚拟存储单元111的漏端跟第二ROM存储单元102一样，漏端都是短接在一起的（即所述第二ROM存储单元102中的第一金属层与第二金属层经由第一导电插塞电连接，所述虚拟存储单元111中的第一金属层与第二金属层经由第二导电插塞电连接）。此列所述虚拟存储单元111的漏端负载比任一列所述ROM存储单元101漏端负载都大。如果此所述虚拟存储单元111预充电都能充到“1”，则所述ROM存储单元101任何存储数据为“1”的所述ROM存储单元101也能被充到“1”。
本发明的ROM位线预充电压的控制电路的工作原理可以包括如下内容：
1.上电后预反馈prechi信号为高，经过所述第一反相器1431、所述第二反相器143及所述与门1433，所述与门1433输出的输出信号prechrst为高，所述虚拟地址位选信号线dumblsel、、地址位选信号线blsel为低，经过所述与门反馈信号prech为低，所述第二晶体管NM10及所述第四晶体管NM13均不通，预充电不工作。
2.当所述虚拟地址位选信号线dumblsel、、地址位选信号线blsel置高，选中所述虚拟存储单元111，经过所述与门的反馈信号prech置高，对所述节点prebl、所述位线bl及所述虚拟位线blref1进行充电。
3.当所述虚拟位线blref1充到所述第六晶体管NM14的阈值电压的时候，所述第六晶体管NM14导通对所述预反馈信号prechi开始放电，所述第五晶体管PM12的充电电流能力小于所述第六晶体管NM14的放电能力，所述预反馈信号prechi从高电位被拉至低电位，通过所述第一反相器1431及所述第二反相器1432，所述输出信号prechrst由高电平变成低电平，经过所述与门1433，所述反馈信号prech由高电平变为低电平，此时所述第二晶体管NM10及所述第四晶体管NM13均关闭，停止充电。
由如下公式可知，本发明的ROM位线预充电压的控制电路是经过所述钳位电路14的延迟来达到控制所述位线bl的预充电压维持在所述第六晶体管NM14的阈值电压加上一个电压裕量的数值：
其中，Vbl为位线bl的预充电压，VTH为所述第六晶体管NM14的阈值电压，I为所述位线bl的充电电流，Tdly为预反馈信号prechi至反馈信号prech的延迟时间，Cbl为所述位线bl的所有电容。
需要说明的是，虚拟位线blrefl的预充电压公式可以参照如上位线bl的预充电压的公式，此处不再累述。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (14)

1.一种ROM位线预充电压的控制电路，其特征在于，包括：
ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；
虚拟存储体，位于所述ROM存储阵列的外侧，所述虚拟存储体包括虚拟存储单元；
位线选择电路，包括第一端口、第二端口和第三端口；
位线，与所述位线选择电路的第一端口、所述第一ROM存储单元及所述第二ROM存储单元均相连接；
虚拟位线选择电路，包括第一端口、第二端口和第三端口；
虚拟位线，与所述虚拟位线选择电路的第一端口及所述虚拟存储单元均相连接；
钳位电路，与所述位线选择电路的第三端口及所述虚拟位线选择电路的第三端口均相连接，用于生成钳位电压，以对所述位线的预充电压及所述虚拟位线的预充电压进行钳位。
2.根据权利要求1所述的ROM位线预充电压的控制电路，其特征在于，还包括地址位选信号线，与所述位线选择电路的第二端口相连接。
3.根据权利要求2所述的ROM位线预充电压的控制电路，其特征在于，还包括虚拟地址位选信号线，与所述虚拟位线选择电路的第二端口相连接。
4.根据权利要求3所述的ROM位线预充电压的控制电路，其特征在于，还包括：
第一行选择开关管，所述第一行选择开关管包括控制端、第一端及第二端；所述第一行选择开关管的第一端与所述第一ROM存储单元相连接；所述第一行选择开关管的第二端接地；
第二行选择开关管，所述第二行选择开关管包括控制端、第一端及第二端；所述第二行选择开关管的第一端与所述第二ROM存储单元相连接；所述第二行选择开关管的第二端接地；
第一字线，所述第一字线与所述第一行选择开关管的控制端相连接；
第二字线，所述第二字线与所述第二行选择开关管的控制端相连接；
第三行选择开关管，包括控制端、第一端及第二端；所述第三行选择开关管的控制端与所述第三行选择开关管的第二端短接后均接地，所述第三行选择开关管的第一端与所述虚拟存储单元相连接。
5.根据权利要求4所述的ROM位线预充电压的控制电路，其特征在于，所述第一行选择开关管包括NMOS管，所述第一行选择开关管的控制端为所述第一行选择开关管的栅极，所述第一行选择开关管的第一端为所述第一行选择开关管的漏极，所述第一行选择开关管的第二端为所述第一行选择开关管的源极；所述第二行选择开关管包括NMOS管，所述第二行选择开关管的控制端为所述第二行选择开关管的栅极，所述第二行选择开关管的第一端为所述第二行选择开关管的漏极，所述第二行选择开关管的第二端为所述第二行选择开关管的源极；所述第三行选择开关管包括NMOS管，所述第三行选择开关管的控制端为所述第三行选择开关管的栅极，所述第三行选择开关管的第一端为所述第三行选择开关管的漏极，所述第三行选择开关管的第二端为所述第三行选择开关管的源极。
6.根据权利要求5所述的ROM位线预充电压的控制电路，其特征在于，所述钳位电路包括第一钳位电压生成电路，所述第一钳位电压生成电路包括：
第一晶体管，所述第一晶体管包括控制端、第一端及第二端；所述第一晶体管的控制端与接地电压相连接；所述第一晶体管的第一端与电源电压相连接；
第二晶体管，所述第二晶体管包括控制端、第一端及第二端；所述第二晶体管的控制端与反馈电压相连接；所述第二晶体管的第一端与所述第一晶体管的第二端相连接；所述第二晶体管的第二端与所述位线选择电路的第三端口相连接。
7.根据权利要求6所述的ROM位线预充电压的控制电路，其特征在于，所述第一晶体管包括PMOS管，所述第一晶体管的控制端为所述第一晶体管的栅极，所述第一晶体管的第一端为所述第一晶体管的源极，所述第一晶体管的第二端为所述第一晶体管的漏极；所述第二晶体管包括NMOS管，所述第二晶体管的控制端为所述第二晶体管的栅极，所述第二晶体管的第一端为所述第二晶体管的漏极，所述第二晶体管的第二端为所述第二晶体管的源极。
8.根据权利要求7所述的ROM位线预充电压的控制电路，其特征在于，所述钳位电路包括第二钳位电压生成电路，所述第二钳位电压生成电路包括：
第三晶体管，所述第三晶体管包括控制端、第一端及第二端；所述第三晶体管的控制端与接地电压相连接；所述第三晶体管的第一端与电源电压相连接；
第四晶体管，所述第四晶体管包括控制端、第一端及第二端；所述第四晶体管的控制端与反馈电压相连接；所述第四晶体管的第一端与所述第三晶体管的第二端相连接；所述第四晶体管的第二端与所述虚拟位线选择电路的第三端口相连接。
9.根据权利要求8所述的ROM位线预充电压的控制电路，其特征在于，所述第三晶体管包括PMOS管，所述第三晶体管的控制端为所述第三晶体管的栅极，所述第三晶体管的第一端为所述第三晶体管的源极，所述第三晶体管的第二端为所述第三晶体管的漏极；所述第四晶体管包括NMOS管，所述第四晶体管的控制端为所述第四晶体管的栅极，所述第四晶体管的第一端为所述第四晶体管的漏极，所述第四晶体管的第二端为所述第四晶体管的源极。
10.根据权利要求9所述的ROM位线预充电压的控制电路，其特征在于，所述钳位电路还包括：反馈电压生成电路，所述反馈电压生成电路包括第一端、第二端、第三端、第四端、第五端、第六端及第七端；其中，所述反馈电压生成电路的第一端连接所述电源电压，所述反馈电压生成电路的第二端接地，所述反馈电压生成电路的第三端与预反馈电压相连接，所述反馈电压生成电路的第四端与所述虚拟位线相连接，所述反馈电压生成电路的第五端接地，所述反馈电压生成电路的第六端与所述虚拟地址位选信号线相连接，所述反馈电压生成电路的第七端与所述第二晶体管的控制端及所述第四晶体管的控制端均相连接，用于向所述第二晶体管的控制端及所述第四晶体管的控制端输出所述反馈电压。
11.根据权利要求10所述的ROM位线预充电压的控制电路，其特征在于，所述反馈电压生成电路包括：
第五晶体管，所述第五晶体管包括控制端、第一端及第二端；所述第五晶体管的控制端为所述反馈电压生成电路的第二端，所述第五晶体管的第一端为所述反馈电压生成电路的第一端；
第六晶体管，所述第六晶体管包括控制端、第一端及第二端；所述第六晶体管的控制端为所述反馈电压生成电路的第四端；所述第六晶体管的第一端与所述第五晶体管的第二端相连接后共同作为所述反馈电压生成电路的第三端；所述第六晶体管的第二端为所述反馈电压生成电路的第五端；
第一反相器，所述第一反相器的输入端与所述第五晶体管的第二端及所述第六晶体管的第一端均相连接；
第二反相器，所述第二反相器的输入端与所述第一反相器的输出端相连接；
与门，所述与门包括第一输入端、第二输入端及输出端；所述与门的第一输入端与所述第二反相器的输出端相连接；所述与门的第二输入端为所述反馈电压生成电路的第六端；所述与门的输出端为所述反馈电压生成电路的第七端。
12.根据权利要求11所述的ROM位线预充电压的控制电路，其特征在于，所述第五晶体管包括PMOS管，所述第五晶体管的控制端为所述第五晶体管的栅极，所述第五晶体管的第一端为所述第五晶体管的源极，所述第五晶体管的第二端为所述第五晶体管的漏极；所述第六晶体管包括NMOS管，所述第六晶体管的控制端为所述第六晶体管的栅极，所述第六晶体管的第一端为所述第六晶体管的漏极，所述第六晶体管的第二端为所述第六晶体管的源极。
13.根据权利要求1所述的ROM位线预充电压的控制电路，其特征在于，所述位线选择电路包括第七晶体管，所述第七晶体管包括控制端、第一端及第二端；所述第七晶体管的控制端为所述位线选择电路的第二端口，所述第七晶体管的第一端为所述位线选择电路的第三端口，所述第七晶体管的第二端为所述位线选择电路的第一端口。
14.根据权利要求1所述的ROM位线预充电压的控制电路，其特征在于，所述虚拟位线选择电路包括第八晶体管，所述第八晶体管包括控制端、第一端及第二端；所述第八晶体管的控制端为所述位线选择电路的第二端口，所述第八晶体管的第一端为所述位线选择电路的第三端口，所述第八晶体管的第二端为所述位线选择电路的第一端口。
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