JPH06348866A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH06348866A JPH06348866A JP13314293A JP13314293A JPH06348866A JP H06348866 A JPH06348866 A JP H06348866A JP 13314293 A JP13314293 A JP 13314293A JP 13314293 A JP13314293 A JP 13314293A JP H06348866 A JPH06348866 A JP H06348866A
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Abstract
(57)【要約】
【目的】 外部端子数（ピン数）の限られているワンチ
ップマイクロコンピュータにおいて、外部端子数を新た
に増やすことなくＥＰＲＯＭを内蔵することを可能とす
る。 【構成】 汎用ＥＰＲＯＭライター１０１が出力する各
種信号がアドレス信号線（１５ビット）１０７を通して
アドレス時分割回路１０２に入力され、ここでクロック
発生回路１０３の制御信号により８ビットに時分割処理
される。アドレス時分割回路１０２の出力信号線１０８
を通して供給される信号はワンチップマイコンの外部入
力端子１１８ａを経由して内部のアドレスラッチ回路１
０４に入力される。ここでクロック発生回路１０３の制
御信号により１５ビットのアドレス信号１０９に復元さ
れ、内蔵ＥＰＲＯＭ１０６のアドレス信号となる。
ップマイクロコンピュータにおいて、外部端子数を新た
に増やすことなくＥＰＲＯＭを内蔵することを可能とす
る。 【構成】 汎用ＥＰＲＯＭライター１０１が出力する各
種信号がアドレス信号線（１５ビット）１０７を通して
アドレス時分割回路１０２に入力され、ここでクロック
発生回路１０３の制御信号により８ビットに時分割処理
される。アドレス時分割回路１０２の出力信号線１０８
を通して供給される信号はワンチップマイコンの外部入
力端子１１８ａを経由して内部のアドレスラッチ回路１
０４に入力される。ここでクロック発生回路１０３の制
御信号により１５ビットのアドレス信号１０９に復元さ
れ、内蔵ＥＰＲＯＭ１０６のアドレス信号となる。
Description
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭ等の不揮発性
メモリを内蔵したワンチップマイクロコンピュータに用
いる半導体回路装置であって、特にアドレスやデータの
ような入力信号を時分割して入力する装置に関するもの
である。
メモリを内蔵したワンチップマイクロコンピュータに用
いる半導体回路装置であって、特にアドレスやデータの
ような入力信号を時分割して入力する装置に関するもの
である。
【０００２】
【従来の技術】近年、ワンチップマイクロコンピュータ
においては、ＥＰＲＯＭを内蔵したワンタイムマイクロ
コンピュータ等のような不揮発性メモリ内蔵型のワンチ
ップマイクロコンピュータの需要が拡大している。特
に、このようなワンチップマイクロコンピュータは、メ
モリの書換えが可能であるので、試作電子回路のデバッ
グ作業において必要不可欠なものとなっている。
においては、ＥＰＲＯＭを内蔵したワンタイムマイクロ
コンピュータ等のような不揮発性メモリ内蔵型のワンチ
ップマイクロコンピュータの需要が拡大している。特
に、このようなワンチップマイクロコンピュータは、メ
モリの書換えが可能であるので、試作電子回路のデバッ
グ作業において必要不可欠なものとなっている。
【０００３】以下に従来の半導体回路として、ＥＰＲＯ
Ｍ内蔵ワンチップマイクロコンピュータに用いる半導体
回路を例に説明する。
Ｍ内蔵ワンチップマイクロコンピュータに用いる半導体
回路を例に説明する。
【０００４】図５は従来の半導体回路装置の回路構成を
示す。図５において、４０１は汎用ＥＰＲＯＭライタ
ー、４０２はワンチップマイクロコンピュータ、４０３
はワンチップマイクロコンピュータ４０２に内蔵された
ＥＰＲＯＭ、４０４は１５ビットのアドレス信号線、４
０５は８ビットのデータ信号線、４０６はチップイネー
ブル信号線で、データの読み出し時や書き込み時にアド
レスやデータへのアクセスを制御する信号を伝える。ま
た、４０７はアウトイネーブル信号線で、ここを通る信
号がデータの読み出し時にアドレスやデータへのアクセ
スを制御する。４０８はＶＰＰ信号線で、データを書き
込む際にメモリセルのゲート電極に電圧を印加する。４
０９は接地されているＶＳＳ信号線、４１０はＶＣＣ信
号線で、データ読み出しの際に必要な電圧を伝える。
示す。図５において、４０１は汎用ＥＰＲＯＭライタ
ー、４０２はワンチップマイクロコンピュータ、４０３
はワンチップマイクロコンピュータ４０２に内蔵された
ＥＰＲＯＭ、４０４は１５ビットのアドレス信号線、４
０５は８ビットのデータ信号線、４０６はチップイネー
ブル信号線で、データの読み出し時や書き込み時にアド
レスやデータへのアクセスを制御する信号を伝える。ま
た、４０７はアウトイネーブル信号線で、ここを通る信
号がデータの読み出し時にアドレスやデータへのアクセ
スを制御する。４０８はＶＰＰ信号線で、データを書き
込む際にメモリセルのゲート電極に電圧を印加する。４
０９は接地されているＶＳＳ信号線、４１０はＶＣＣ信
号線で、データ読み出しの際に必要な電圧を伝える。
【０００５】汎用ＥＰＲＯＭライター４０１からの信号
線は２８本であり、すべてワンチップマイクロコンピュ
ータ４０２の２８本の外部端子４１１ａ〜４１１ｇを経
由して内蔵ＥＰＲＯＭに入力されている。
線は２８本であり、すべてワンチップマイクロコンピュ
ータ４０２の２８本の外部端子４１１ａ〜４１１ｇを経
由して内蔵ＥＰＲＯＭに入力されている。
【０００６】
【発明が解決しようとする課題】上記従来の構成では、
ワンチップマイクロコンピュータの外部端子数と汎用Ｅ
ＰＲＯＭライターの入力信号の数との関係のみを示した
が、実際には、ワンチップマイクロコンピュータを動作
させるために他にも外部端子が必要である。たとえば、
マイクロコンピュータモードとＥＰＲＯＭモードとを切
り換えを制御するための外部端子が３本必要であり、ま
た、ワンチップマイクロコンピュータのテスト用の外部
端子も３本必要である。
ワンチップマイクロコンピュータの外部端子数と汎用Ｅ
ＰＲＯＭライターの入力信号の数との関係のみを示した
が、実際には、ワンチップマイクロコンピュータを動作
させるために他にも外部端子が必要である。たとえば、
マイクロコンピュータモードとＥＰＲＯＭモードとを切
り換えを制御するための外部端子が３本必要であり、ま
た、ワンチップマイクロコンピュータのテスト用の外部
端子も３本必要である。
【０００７】しかしながら、通常、ワンチップマイクロ
コンピュータでは外部端子の数が限られており、ＥＰＲ
ＯＭを内蔵すると入力すべき信号の数が増えるので、外
部端子の数よりも入力信号の数が多くなり、端子数が不
足する。したがって、ワンチップマイクロコンピュータ
は、ＥＰＲＯＭを内蔵することが不可能になるという欠
点を有していた。
コンピュータでは外部端子の数が限られており、ＥＰＲ
ＯＭを内蔵すると入力すべき信号の数が増えるので、外
部端子の数よりも入力信号の数が多くなり、端子数が不
足する。したがって、ワンチップマイクロコンピュータ
は、ＥＰＲＯＭを内蔵することが不可能になるという欠
点を有していた。
【０００８】本発明は、このような従来の欠点を解決す
るもので、従来と同様に外部端子数の少ないワンチップ
マイクロコンピュータであってもＥＰＲＯＭ等の不揮発
性メモリ内蔵を可能にすることを目的とする。
るもので、従来と同様に外部端子数の少ないワンチップ
マイクロコンピュータであってもＥＰＲＯＭ等の不揮発
性メモリ内蔵を可能にすることを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体回路装置は、不揮発性メモリを内蔵し
かつ入力信号を取り込むための外部端子の数が入力信号
の数よりも少ないワンチップマイクロコンピュータと、
外部からパラレルに入る複数の入力信号に時間差をつけ
ることによりシリアルに変換して外部端子に入力する入
力信号時分割手段と、ワンチップマイクロコンピュータ
内に設けられ外部端子からシリアルに取り込んだ入力信
号を再びパラレルの入力信号に戻す入力信号ラッチ手段
と、入力信号時分割手段および入力信号ラッチ手段を同
期して動作させるクロック発生手段とを有している。
に本発明の半導体回路装置は、不揮発性メモリを内蔵し
かつ入力信号を取り込むための外部端子の数が入力信号
の数よりも少ないワンチップマイクロコンピュータと、
外部からパラレルに入る複数の入力信号に時間差をつけ
ることによりシリアルに変換して外部端子に入力する入
力信号時分割手段と、ワンチップマイクロコンピュータ
内に設けられ外部端子からシリアルに取り込んだ入力信
号を再びパラレルの入力信号に戻す入力信号ラッチ手段
と、入力信号時分割手段および入力信号ラッチ手段を同
期して動作させるクロック発生手段とを有している。
【００１０】
【作用】この構成によって汎用ＥＰＲＯＭライターから
の入力信号を時分割することができるので、ワンチップ
マイクロコンピュータへ同時入力する信号の数が減り、
その分だけ外部端子の数も少なくて済むことになる。
の入力信号を時分割することができるので、ワンチップ
マイクロコンピュータへ同時入力する信号の数が減り、
その分だけ外部端子の数も少なくて済むことになる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は本発明の一実施例における半導体回
路装置の構成を示す。本実施例では特に入力信号のうち
アドレス信号を時分割する場合について説明する。
路装置の構成を示す。本実施例では特に入力信号のうち
アドレス信号を時分割する場合について説明する。
【００１３】同図において、１０１は汎用ＥＰＲＯＭラ
イターで、出力数は２８である。１０５はワンチップマ
イクロコンピュータで、ＥＰＲＯＭ１０６が内蔵され、
また限られた本数の外部端子１１８ａ〜１１８ｈを有し
ている。１０２は入力信号時分割手段としてのアドレス
時分割回路で、アドレス信号線１０７を通って入力され
る１５ビットのアドレス信号を８ビットに時分割してア
ドレス信号線１０８へ出力する。１０３はクロック発生
手段としてのクロック発生回路で、アドレス時分割回路
１０２とワンチップマイクロコンピュータ１０５内に設
けられたアドレスラッチ回路１０４とを同期駆動するよ
うに制御する。アドレスラッチ回路１０４は入力信号ラ
ッチ手段として機能するもので、アドレス信号線１０８
から外部端子１１８を介して入力された８ビットのアド
レス信号を１５ビットに復元する。また、アドレス時分
割回路１０２とクロック発生回路１０３とは、通常、ワ
ンチップマイクロコンピュータ１０５と汎用ＥＰＲＯＭ
ライター１０１とを接続するソケットに設けられてい
る。１０９はアドレスラッチ回路１０４の１５ビットの
出力アドレス信号線で、アドレスラッチ回路１０４によ
って１５ビットに復元したアドレス信号を内蔵ＥＰＲＯ
Ｍ１０６に伝える。また、１１０は８ビットのデータ信
号線、１１１はアウトイネーブル信号線で、データ読み
出し時にアドレスやデータへのアクセスを制御するコン
トロール信号を伝える。また、１１２はチップイネーブ
ル信号線で、データ読み出し時や書き込み時にアドレス
やデータへのアクセスを制御するコントロール信号を伝
えるものである。１１３は接地部へつながるＶＳＳ信号
線、１１４はＶＰＰ信号線で、メモリセルのゲート電極
につながっておりメモリセルへのデータ書き込みの際に
電圧を印加する。１１５はＶＣＣ信号線で、読み出し動
作のための電源電圧を伝える。また、１１６，１１７は
クロック発生回路１０３からの制御信号線である。
イターで、出力数は２８である。１０５はワンチップマ
イクロコンピュータで、ＥＰＲＯＭ１０６が内蔵され、
また限られた本数の外部端子１１８ａ〜１１８ｈを有し
ている。１０２は入力信号時分割手段としてのアドレス
時分割回路で、アドレス信号線１０７を通って入力され
る１５ビットのアドレス信号を８ビットに時分割してア
ドレス信号線１０８へ出力する。１０３はクロック発生
手段としてのクロック発生回路で、アドレス時分割回路
１０２とワンチップマイクロコンピュータ１０５内に設
けられたアドレスラッチ回路１０４とを同期駆動するよ
うに制御する。アドレスラッチ回路１０４は入力信号ラ
ッチ手段として機能するもので、アドレス信号線１０８
から外部端子１１８を介して入力された８ビットのアド
レス信号を１５ビットに復元する。また、アドレス時分
割回路１０２とクロック発生回路１０３とは、通常、ワ
ンチップマイクロコンピュータ１０５と汎用ＥＰＲＯＭ
ライター１０１とを接続するソケットに設けられてい
る。１０９はアドレスラッチ回路１０４の１５ビットの
出力アドレス信号線で、アドレスラッチ回路１０４によ
って１５ビットに復元したアドレス信号を内蔵ＥＰＲＯ
Ｍ１０６に伝える。また、１１０は８ビットのデータ信
号線、１１１はアウトイネーブル信号線で、データ読み
出し時にアドレスやデータへのアクセスを制御するコン
トロール信号を伝える。また、１１２はチップイネーブ
ル信号線で、データ読み出し時や書き込み時にアドレス
やデータへのアクセスを制御するコントロール信号を伝
えるものである。１１３は接地部へつながるＶＳＳ信号
線、１１４はＶＰＰ信号線で、メモリセルのゲート電極
につながっておりメモリセルへのデータ書き込みの際に
電圧を印加する。１１５はＶＣＣ信号線で、読み出し動
作のための電源電圧を伝える。また、１１６，１１７は
クロック発生回路１０３からの制御信号線である。
【００１４】以上のように構成された半導体回路装置に
ついて、ＥＰＲＰＭライター１０１を用いてデータを内
蔵ＥＰＲＯＭ１０６に書き込む場合の動作を説明する。
ついて、ＥＰＲＰＭライター１０１を用いてデータを内
蔵ＥＰＲＯＭ１０６に書き込む場合の動作を説明する。
【００１５】まず、各制御信号やデータ信号等は、従来
と同様に汎用ＥＰＲＯＭライター１０１のＶＰＰ信号線
１１４、データ信号線１１０、チップイネーブル信号線
１１２、アウトイネーブル信号線１１１、ＶＣＣ信号線
１１５、ＶＳＳ信号線１１３、ＶＰＰ信号線１１４をそ
れぞれ通って内蔵ＥＰＲＯＭ１０６のそれぞれの端子に
直接入力される。一方、アドレス信号については汎用Ｅ
ＰＲＯＭライター１０１から１５ビットのアドレス信号
線１０７を介してアドレス時分割回路１０２にパラレル
に入力され、ここでクロック発生回路１０３から制御信
号線１１６を通して印加されるクロックにより時分割処
理され、８ビットの信号となる。そのアドレス信号線１
０８はワンチップマイクロコンピュータ１０５の８本の
外部端子１１８ａ（図では１本のみ示している）を経由
して内部のアドレスラッチ回路１０４に入力される。ア
ドレスラッチ回路１０４はクロック発生回路１０３の制
御信号線１１７を通して印加されるクロックによりアド
レス時分割回路１０２と同期して駆動され、８ビットの
アドレス信号を１５ビットのアドレス信号に復元してア
ドレス信号線１０９を通して内蔵ＥＰＲＯＭ１０６への
アドレス信号として供給する。
と同様に汎用ＥＰＲＯＭライター１０１のＶＰＰ信号線
１１４、データ信号線１１０、チップイネーブル信号線
１１２、アウトイネーブル信号線１１１、ＶＣＣ信号線
１１５、ＶＳＳ信号線１１３、ＶＰＰ信号線１１４をそ
れぞれ通って内蔵ＥＰＲＯＭ１０６のそれぞれの端子に
直接入力される。一方、アドレス信号については汎用Ｅ
ＰＲＯＭライター１０１から１５ビットのアドレス信号
線１０７を介してアドレス時分割回路１０２にパラレル
に入力され、ここでクロック発生回路１０３から制御信
号線１１６を通して印加されるクロックにより時分割処
理され、８ビットの信号となる。そのアドレス信号線１
０８はワンチップマイクロコンピュータ１０５の８本の
外部端子１１８ａ（図では１本のみ示している）を経由
して内部のアドレスラッチ回路１０４に入力される。ア
ドレスラッチ回路１０４はクロック発生回路１０３の制
御信号線１１７を通して印加されるクロックによりアド
レス時分割回路１０２と同期して駆動され、８ビットの
アドレス信号を１５ビットのアドレス信号に復元してア
ドレス信号線１０９を通して内蔵ＥＰＲＯＭ１０６への
アドレス信号として供給する。
【００１６】以上のように、汎用ＥＰＲＯＭライターか
らのアドレス信号線を１５本から８本に減少してワンチ
ップマイクロコンピュータに入力することが可能とな
る。したがって、従来であればワンチップマイクロコン
ピュータにアドレス信号のために１５本の外部端子を必
要としていたところを、８本の外部端子で済ませられる
ことになり、残り７本の外部端子を他の用途に用いるこ
とができる。たとえば、マイクロコンピュータモードと
ＥＰＲＯＭモードとを切り換えを制御するための外部端
子や、ワンチップマイクロコンピュータのテスト用の外
部端子として用いることができる。このように、ＥＰＲ
ＯＭ制御信号線をワンチップマイクロコンピュータに入
力する際に、外部端子数が不足するという事態を緩和す
ることができ、ＥＰＲＯＭを内蔵することが可能とな
る。
らのアドレス信号線を１５本から８本に減少してワンチ
ップマイクロコンピュータに入力することが可能とな
る。したがって、従来であればワンチップマイクロコン
ピュータにアドレス信号のために１５本の外部端子を必
要としていたところを、８本の外部端子で済ませられる
ことになり、残り７本の外部端子を他の用途に用いるこ
とができる。たとえば、マイクロコンピュータモードと
ＥＰＲＯＭモードとを切り換えを制御するための外部端
子や、ワンチップマイクロコンピュータのテスト用の外
部端子として用いることができる。このように、ＥＰＲ
ＯＭ制御信号線をワンチップマイクロコンピュータに入
力する際に、外部端子数が不足するという事態を緩和す
ることができ、ＥＰＲＯＭを内蔵することが可能とな
る。
【００１７】次に、上記実施例におけるアドレス時分割
回路１０２、クロック発生回路１０３およびアドレスラ
ッチ回路１０４の具体的な構成について、図面を参照し
ながら説明する。
回路１０２、クロック発生回路１０３およびアドレスラ
ッチ回路１０４の具体的な構成について、図面を参照し
ながら説明する。
【００１８】図２は図１のアドレス時分割回路１０２、
クロック発生回路１０３およびアドレスラッチ回路１０
４の回路構成をさらに具体的に示したものである。
クロック発生回路１０３およびアドレスラッチ回路１０
４の回路構成をさらに具体的に示したものである。
【００１９】同図において、汎用ＥＰＲＯＭライター
１、ワンチップマイクロコンピュータ２、内蔵ＥＰＲＯ
Ｍ３は図１に示したものと同様であり、またＶＰＰ信号
線１８、データ信号線１９、チップイネーブル信号線２
０、アウトイネーブル信号線２１、ＶＣＣ信号線２２、
ＶＳＳ信号線２３も図１と同様のものであり、内蔵ＥＰ
ＲＯＭ３のそれぞれの外部端子に直接入力されている。
１、ワンチップマイクロコンピュータ２、内蔵ＥＰＲＯ
Ｍ３は図１に示したものと同様であり、またＶＰＰ信号
線１８、データ信号線１９、チップイネーブル信号線２
０、アウトイネーブル信号線２１、ＶＣＣ信号線２２、
ＶＳＳ信号線２３も図１と同様のものであり、内蔵ＥＰ
ＲＯＭ３のそれぞれの外部端子に直接入力されている。
【００２０】４〜１０はマルチプレクサで、１４本のア
ドレス信号線２５〜３８を介して入力される１４ビット
のアドレス信号を時分割して７ビットのアドレス信号と
し、マルチプレクサ出力信号線３９〜４５に出力する。
すなわち、このマルチプレクサ４〜１０が、図１におけ
るアドレス時分割回路１０２に相当する。なお、本実施
例では、１ビット分のアドレス信号だけはアドレス信号
線２４を介して直接ワンチップマイクロコンピュータに
入力する構成としている。４６〜５２は立ち上がりエッ
ジをクロックとするＤフリップフロップ回路、５３〜５
９は立ち下がりエッジをクロックとするＤフリップフロ
ップ回路で、これらのＤフリップフロップ回路４６〜５
９で図１におけるアドレスラッチ回路１０４を構成し、
７ビットのアドレス信号を再び１４ビットのアドレス信
号に復元して内蔵ＥＰＲＯＭ３のアドレス信号線６０〜
７３に出力している。また、１１は立ち上がりエッジを
クロックとするＤフリップフロップ回路、７４，７６は
それぞれＤフリップフロップ回路１１にクロックを入力
するためのクロック入力信号線とインバータである。ま
た、１２〜１５は否論理積回路で、これらのうちの否論
理積回路１４，１５でＲＳラッチ回路７５を構成してい
る。これらのＤフリップフロップ回路１１、クロック入
力信号線７４、インバータ７６、否論理積回路１２，１
３、およびＲＳラッチ回路７５が図１におけるクロック
発生回路１０３に相当する。また、１６はマルチプレク
サ切り換え信号線で、Ｄフリップフロップ回路１１の出
力（ｃ）をマルチプレクサ４〜１０に伝えるための信号
線である。１７はアドレスラッチ信号線で、ＲＳラッチ
回路７５の出力をＤフリップフロップ回路４６〜５９に
伝えるための信号線である。
ドレス信号線２５〜３８を介して入力される１４ビット
のアドレス信号を時分割して７ビットのアドレス信号と
し、マルチプレクサ出力信号線３９〜４５に出力する。
すなわち、このマルチプレクサ４〜１０が、図１におけ
るアドレス時分割回路１０２に相当する。なお、本実施
例では、１ビット分のアドレス信号だけはアドレス信号
線２４を介して直接ワンチップマイクロコンピュータに
入力する構成としている。４６〜５２は立ち上がりエッ
ジをクロックとするＤフリップフロップ回路、５３〜５
９は立ち下がりエッジをクロックとするＤフリップフロ
ップ回路で、これらのＤフリップフロップ回路４６〜５
９で図１におけるアドレスラッチ回路１０４を構成し、
７ビットのアドレス信号を再び１４ビットのアドレス信
号に復元して内蔵ＥＰＲＯＭ３のアドレス信号線６０〜
７３に出力している。また、１１は立ち上がりエッジを
クロックとするＤフリップフロップ回路、７４，７６は
それぞれＤフリップフロップ回路１１にクロックを入力
するためのクロック入力信号線とインバータである。ま
た、１２〜１５は否論理積回路で、これらのうちの否論
理積回路１４，１５でＲＳラッチ回路７５を構成してい
る。これらのＤフリップフロップ回路１１、クロック入
力信号線７４、インバータ７６、否論理積回路１２，１
３、およびＲＳラッチ回路７５が図１におけるクロック
発生回路１０３に相当する。また、１６はマルチプレク
サ切り換え信号線で、Ｄフリップフロップ回路１１の出
力（ｃ）をマルチプレクサ４〜１０に伝えるための信号
線である。１７はアドレスラッチ信号線で、ＲＳラッチ
回路７５の出力をＤフリップフロップ回路４６〜５９に
伝えるための信号線である。
【００２１】アドレス時分割手段すなわちマルチプレク
サ４〜１０の構成について、さらに詳しく説明する。ア
ドレス信号線２５〜３８のうち、アドレス信号線２５，
２６はマルチプレクサ４に入力され、マルチプレクサ出
力信号線３９に出力されて、さらにＤフリップフロップ
回路４６，５３に入力されている。他のマルチプレクサ
とアドレス信号線やマルチプレクサ出力信号線との関係
も同様であり、２ビットのアドレス信号が一つのマルチ
プレクサで時分割されて１本の出力信号線に出力される
構成となっている。本実施例では７つのマルチプレクサ
４〜１０を設けているので、全体としては１４ビットの
アドレス信号が７ビットに時分割されることになる。
サ４〜１０の構成について、さらに詳しく説明する。ア
ドレス信号線２５〜３８のうち、アドレス信号線２５，
２６はマルチプレクサ４に入力され、マルチプレクサ出
力信号線３９に出力されて、さらにＤフリップフロップ
回路４６，５３に入力されている。他のマルチプレクサ
とアドレス信号線やマルチプレクサ出力信号線との関係
も同様であり、２ビットのアドレス信号が一つのマルチ
プレクサで時分割されて１本の出力信号線に出力される
構成となっている。本実施例では７つのマルチプレクサ
４〜１０を設けているので、全体としては１４ビットの
アドレス信号が７ビットに時分割されることになる。
【００２２】また、クロック発生手段の構成についてさ
らに詳しく説明する。クロック入力信号線７４はインバ
ータ７６に入力端子に接続され、その出力端子はＤフリ
ップフロップ回路１１のクロック入力端子に接続されて
いる。クロック入力信号線７４は否論理積回路１２，１
３にも接続され、Ｄフリップフロップ回路１１のＱ出力
端子はマルチプレクサ切り換え信号線１６と否論理積回
路１３の入力信号線に接続されている。Ｄフリップフロ
ップ回路１１のＮＱ出力端子はＤフリップフロップ回路
１１のＤ入力と否論理積回路１２の入力信号線に接続さ
れている。否論理積回路１２の出力信号線は否論理積回
路１４の一方の入力信号線に、また否論理積回路１３の
出力信号線は否論理積回路１５の一方の入力信号線にそ
れぞれ接続されている。さらに、否論理積回路１４，１
５はＲＳラッチ回路７５を構成し、ＲＳラッチ回路７５
のアドレスラッチ信号線１７はＤフリップフロップ回路
４６〜５２のクロック入力端子にそのまま接続され、ま
た、Ｄフリップフロップ回路５３〜５９のクロック入力
端子には反転して入力されている。
らに詳しく説明する。クロック入力信号線７４はインバ
ータ７６に入力端子に接続され、その出力端子はＤフリ
ップフロップ回路１１のクロック入力端子に接続されて
いる。クロック入力信号線７４は否論理積回路１２，１
３にも接続され、Ｄフリップフロップ回路１１のＱ出力
端子はマルチプレクサ切り換え信号線１６と否論理積回
路１３の入力信号線に接続されている。Ｄフリップフロ
ップ回路１１のＮＱ出力端子はＤフリップフロップ回路
１１のＤ入力と否論理積回路１２の入力信号線に接続さ
れている。否論理積回路１２の出力信号線は否論理積回
路１４の一方の入力信号線に、また否論理積回路１３の
出力信号線は否論理積回路１５の一方の入力信号線にそ
れぞれ接続されている。さらに、否論理積回路１４，１
５はＲＳラッチ回路７５を構成し、ＲＳラッチ回路７５
のアドレスラッチ信号線１７はＤフリップフロップ回路
４６〜５２のクロック入力端子にそのまま接続され、ま
た、Ｄフリップフロップ回路５３〜５９のクロック入力
端子には反転して入力されている。
【００２３】以上のように構成された半導体回路装置に
ついて、汎用ＥＰＲＯＭライターを用いて内蔵ＥＰＲＯ
Ｍにアドレスを入力する場合の動作を、図２および図３
を用いて説明する。図３は本発明の半導体回路装置の動
作を示すタイミングチャートである。
ついて、汎用ＥＰＲＯＭライターを用いて内蔵ＥＰＲＯ
Ｍにアドレスを入力する場合の動作を、図２および図３
を用いて説明する。図３は本発明の半導体回路装置の動
作を示すタイミングチャートである。
【００２４】汎用ＥＰＲＯＭライター１から出力される
１５ビットのアドレス信号Ａ０〜Ａ１４のうち、アドレ
ス信号Ａ１４だけはＶＰＰ信号線１８を通って直接に内
蔵ＥＰＲＯＭ３に入力される。残りのアドレス信号Ａ０
〜Ａ１３の１４ビットのアドレス信号は、マルチプレク
サ４〜１０にそれぞれ入力される。
１５ビットのアドレス信号Ａ０〜Ａ１４のうち、アドレ
ス信号Ａ１４だけはＶＰＰ信号線１８を通って直接に内
蔵ＥＰＲＯＭ３に入力される。残りのアドレス信号Ａ０
〜Ａ１３の１４ビットのアドレス信号は、マルチプレク
サ４〜１０にそれぞれ入力される。
【００２５】一方、図３に示すクロック信号（ａ）がク
ロック入力信号線７４に入力される。この信号はインバ
ータ７６を介することによって反転され、信号（ｂ）と
してＤフリップフロップ回路１１のクロック入力端子に
入力される。また、Ｄフリップフロップ回路１１はクロ
ック信号（ｂ）の立ち上がり時にデータをラッチしてＱ
出力からの信号（ｃ）として出力するが、Ｄフリップフ
ロップ回路１１のデータ入力ＤにはＱ出力の反転信号
（ｄ）が入力されるので、この結果、Ｄフリップフロッ
プ回路１１のＱ出力（ｃ）はクロック信号（ａ）を１／
２分周した信号となる。このＱ出力信号（ｃ）はマルチ
プレクサ切り換え信号線１６としてマルチプレクサ４〜
１０を制御しており、信号（ｃ）がハイレベルのときに
アドレス信号Ａ０〜Ａ６の上位ビットアドレスをマルチ
プレクサ４〜１０よりマルチプレク出力信号線３９〜４
５に出力し、信号（ｃ）がロウレベルのときにアドレス
信号Ａ７〜Ａ１３の下位ビットアドレスを出力する。
ロック入力信号線７４に入力される。この信号はインバ
ータ７６を介することによって反転され、信号（ｂ）と
してＤフリップフロップ回路１１のクロック入力端子に
入力される。また、Ｄフリップフロップ回路１１はクロ
ック信号（ｂ）の立ち上がり時にデータをラッチしてＱ
出力からの信号（ｃ）として出力するが、Ｄフリップフ
ロップ回路１１のデータ入力ＤにはＱ出力の反転信号
（ｄ）が入力されるので、この結果、Ｄフリップフロッ
プ回路１１のＱ出力（ｃ）はクロック信号（ａ）を１／
２分周した信号となる。このＱ出力信号（ｃ）はマルチ
プレクサ切り換え信号線１６としてマルチプレクサ４〜
１０を制御しており、信号（ｃ）がハイレベルのときに
アドレス信号Ａ０〜Ａ６の上位ビットアドレスをマルチ
プレクサ４〜１０よりマルチプレク出力信号線３９〜４
５に出力し、信号（ｃ）がロウレベルのときにアドレス
信号Ａ７〜Ａ１３の下位ビットアドレスを出力する。
【００２６】このようにして、パラレルの信号がシリア
ルに、すなわち１４ビットのアドレス信号Ａ０〜Ａ１３
が７ビットに時分割されてマルチプレク出力信号線３９
〜４５に出力され、これらの信号Ａ０〜Ａ１３が７本の
外部端子７７ａ〜７７ｇを介してワンチップマイクロコ
ンピュータ２に入力される。
ルに、すなわち１４ビットのアドレス信号Ａ０〜Ａ１３
が７ビットに時分割されてマルチプレク出力信号線３９
〜４５に出力され、これらの信号Ａ０〜Ａ１３が７本の
外部端子７７ａ〜７７ｇを介してワンチップマイクロコ
ンピュータ２に入力される。
【００２７】また、否論理積回路１２にはＮＱ出力
（ｄ）とクロック信号（ａ）が入力され、否論理積回路
１３にはＱ出力（ｃ）とクロック信号（ａ）が入力さ
れ、それぞれＲＥＳＥＴ信号（ｅ）とＳＥＴ信号（ｆ）
を出力する。これらのＲＥＳＥＴ信号（ｅ）およびＳＥ
Ｔ信号（ｆ）がＲＳラッチ回路７５の入力となり、ＲＳ
出力信号（ｇ）を形成する。このＲＳ出力信号（ｇ）が
アドレスラッチ手段であるＤフリップフロップ回路４６
〜５９を制御している。Ｄフリップフロップ回路４６〜
５９のうちＤフリップフロップ回路４６〜５２はＲＳ出
力信号（ｇ）の立ち上がり時にデータをラッチする。こ
のＲＳ出力信号（ｇ）の立ち上がり時には、Ｑ出力
（ｃ）が図３からもわかるようにロウレベルになってい
るので、マルチプレクサ４〜１０は下位ビットのアドレ
ス信号Ａ７〜Ａ１３を出力している。すなわち、Ｄフリ
ップフロップ回路４６〜５２はＲＳ出力信号（ｇ）の立
ち上がり時に下位ビットのアドレス信号Ａ７〜Ａ１３を
ラッチする。一方、Ｄフリップフロップ回路５３〜５９
については、クロック入力を反転させて取り込んでいる
ので、ＲＳ出力信号（ｇ）の立ち下がり時にラッチ動作
を行う。この立ち下がり時にはＱ出力（ｃ）は図３から
もわかるようにハイレベルになっているので、マルチプ
レクサ４〜１０は上位ビットのアドレス信号Ａ０〜Ａ６
のアドレスを出力している。すなわち、Ｄフリップフロ
ップ回路５３〜５９はＲＳ出力信号（ｇ）の立ち下がり
時に上位ビットのアドレス信号Ａ０〜Ａ６をラッチする
ことになる。
（ｄ）とクロック信号（ａ）が入力され、否論理積回路
１３にはＱ出力（ｃ）とクロック信号（ａ）が入力さ
れ、それぞれＲＥＳＥＴ信号（ｅ）とＳＥＴ信号（ｆ）
を出力する。これらのＲＥＳＥＴ信号（ｅ）およびＳＥ
Ｔ信号（ｆ）がＲＳラッチ回路７５の入力となり、ＲＳ
出力信号（ｇ）を形成する。このＲＳ出力信号（ｇ）が
アドレスラッチ手段であるＤフリップフロップ回路４６
〜５９を制御している。Ｄフリップフロップ回路４６〜
５９のうちＤフリップフロップ回路４６〜５２はＲＳ出
力信号（ｇ）の立ち上がり時にデータをラッチする。こ
のＲＳ出力信号（ｇ）の立ち上がり時には、Ｑ出力
（ｃ）が図３からもわかるようにロウレベルになってい
るので、マルチプレクサ４〜１０は下位ビットのアドレ
ス信号Ａ７〜Ａ１３を出力している。すなわち、Ｄフリ
ップフロップ回路４６〜５２はＲＳ出力信号（ｇ）の立
ち上がり時に下位ビットのアドレス信号Ａ７〜Ａ１３を
ラッチする。一方、Ｄフリップフロップ回路５３〜５９
については、クロック入力を反転させて取り込んでいる
ので、ＲＳ出力信号（ｇ）の立ち下がり時にラッチ動作
を行う。この立ち下がり時にはＱ出力（ｃ）は図３から
もわかるようにハイレベルになっているので、マルチプ
レクサ４〜１０は上位ビットのアドレス信号Ａ０〜Ａ６
のアドレスを出力している。すなわち、Ｄフリップフロ
ップ回路５３〜５９はＲＳ出力信号（ｇ）の立ち下がり
時に上位ビットのアドレス信号Ａ０〜Ａ６をラッチする
ことになる。
【００２８】このようにしてシリアルの信号がワンチッ
プマイクロコンピュータ内で再びパラレルに、すなわち
７ビットのアドレス信号がＤフリップフロップ回路４６
〜５９を介して１４ビットに復元されアドレス信号線６
０〜７３を介して内蔵ＥＰＲＯＭ３に入力される。
プマイクロコンピュータ内で再びパラレルに、すなわち
７ビットのアドレス信号がＤフリップフロップ回路４６
〜５９を介して１４ビットに復元されアドレス信号線６
０〜７３を介して内蔵ＥＰＲＯＭ３に入力される。
【００２９】以上のように本発明では、図２におけるク
ロック信号（ａ）の入力によりＤフリップフロップ回路
１１やＲＳラッチ回路７５からなるクロック発生手段を
介して、アドレス時分割手段やアドレスラッチ手段を制
御し、アドレス信号のパラレルからシリアルへの時分
割、およびシリアルからパラレルへの復元を実現してい
る。
ロック信号（ａ）の入力によりＤフリップフロップ回路
１１やＲＳラッチ回路７５からなるクロック発生手段を
介して、アドレス時分割手段やアドレスラッチ手段を制
御し、アドレス信号のパラレルからシリアルへの時分
割、およびシリアルからパラレルへの復元を実現してい
る。
【００３０】次に、図２の回路構成および図４のタイミ
ングチャートを用いて、さらに具体的な動作を説明す
る。
ングチャートを用いて、さらに具体的な動作を説明す
る。
【００３１】図４はアドレス信号Ａ０，Ａ７に関する時
分割等の動作を示すタイミングチャートである。図４
（ア），（イ）はそれぞれアドレス信号線３８，３７を
通ってマルチプレクサ１０に入力しているアドレス信号
Ａ０，同Ａ７を示しており、いずれもアドレスＡ０
（１）から同Ａ０（２）へと、またアドレスＡ７（１）
から同Ａ７（２）へと途中でアドレスの値が変わってい
る場合を示している。
分割等の動作を示すタイミングチャートである。図４
（ア），（イ）はそれぞれアドレス信号線３８，３７を
通ってマルチプレクサ１０に入力しているアドレス信号
Ａ０，同Ａ７を示しており、いずれもアドレスＡ０
（１）から同Ａ０（２）へと、またアドレスＡ７（１）
から同Ａ７（２）へと途中でアドレスの値が変わってい
る場合を示している。
【００３２】図４（ウ）はアドレス時分割手段であるマ
ルチプレクサ１０の出力信号を示しており、クロック発
生手段からの制御信号であるＱ出力（ｃ）がロウレベル
の時にアドレス信号Ａ７を、またＱ出力（ｃ）がハイレ
ベルのときにアドレス信号Ａ０を出力している。すなわ
ち、同図（ア），（イ）に示すパラレルのアドレス信号
が時分割されて同図（ウ）に示すシリアルのアドレス信
号に変換されたことになる。
ルチプレクサ１０の出力信号を示しており、クロック発
生手段からの制御信号であるＱ出力（ｃ）がロウレベル
の時にアドレス信号Ａ７を、またＱ出力（ｃ）がハイレ
ベルのときにアドレス信号Ａ０を出力している。すなわ
ち、同図（ア），（イ）に示すパラレルのアドレス信号
が時分割されて同図（ウ）に示すシリアルのアドレス信
号に変換されたことになる。
【００３３】また、アドレスラッチ手段であるＤフリッ
プフロップ回路５９，５２の出力（図４（エ），
（オ））はクロック発生手段のもう一つの制御信号であ
るＲＳ出力（ｇ）により制御されている。ＲＳ出力の立
ち上がり時にアドレス信号Ａ７がラッチされ、またＲＳ
出力の立ち下がり時にアドレス信号Ａ０がラッチされる
ことにより、それぞれ図４（エ），（オ）に示すような
出力が得られる。すなわち、シリアルに変換されていた
アドレス信号（図４（ウ））が再びパラレルのアドレス
信号（図４（エ），（オ））に復元されて内蔵ＥＰＲＯ
Ｍ３に入力されることになる。
プフロップ回路５９，５２の出力（図４（エ），
（オ））はクロック発生手段のもう一つの制御信号であ
るＲＳ出力（ｇ）により制御されている。ＲＳ出力の立
ち上がり時にアドレス信号Ａ７がラッチされ、またＲＳ
出力の立ち下がり時にアドレス信号Ａ０がラッチされる
ことにより、それぞれ図４（エ），（オ）に示すような
出力が得られる。すなわち、シリアルに変換されていた
アドレス信号（図４（ウ））が再びパラレルのアドレス
信号（図４（エ），（オ））に復元されて内蔵ＥＰＲＯ
Ｍ３に入力されることになる。
【００３４】以上のように、汎用ＥＰＲＯＭライターか
らのアドレス信号線を１５本から８本に減少させてワン
チップマイクロコンピュータに入力することが可能とな
る。これによって少ない外部端子数（ピン数）のワンチ
ップマイクロコンピュータにおいても、ＥＰＲＯＭを内
蔵することが可能となり、ＥＰＲＯＭ制御信号線をワン
チップマイクロコンピュータに入力する際にピン数が不
足するというおそれもない。
らのアドレス信号線を１５本から８本に減少させてワン
チップマイクロコンピュータに入力することが可能とな
る。これによって少ない外部端子数（ピン数）のワンチ
ップマイクロコンピュータにおいても、ＥＰＲＯＭを内
蔵することが可能となり、ＥＰＲＯＭ制御信号線をワン
チップマイクロコンピュータに入力する際にピン数が不
足するというおそれもない。
【００３５】なお、以上の実施例においては、アドレス
を時分割する場合のみを示したが、本発明は特にこれに
限られるものではなく、たとえばデータを時分割して取
り込む態様であってもよく、またアドレスとデータの両
方を時分割するものでもよい。すなわち、本発明は外部
からの入力信号を時分割してマイクロコンピュータ内に
取り込むことにより端子数を節約することに特徴があ
る。
を時分割する場合のみを示したが、本発明は特にこれに
限られるものではなく、たとえばデータを時分割して取
り込む態様であってもよく、またアドレスとデータの両
方を時分割するものでもよい。すなわち、本発明は外部
からの入力信号を時分割してマイクロコンピュータ内に
取り込むことにより端子数を節約することに特徴があ
る。
【００３６】
【発明の効果】本発明によれば、汎用ＥＰＲＯＭライタ
ーからの入力信号を時分割することができるので、ワン
チップマイクロコンピュータへ同時入力する信号の数が
減り、その分だけ外部端子の数も少なくて済むことにな
る。これによって少ない外部端子数（ピン数）のワンチ
ップマイクロコンピュータにおいても、ＥＰＲＯＭを内
蔵することが可能となり、ＥＰＲＯＭ制御信号線をワン
チップマイクロコンピュータに入力する際に外部端子数
が不足する事態を緩和することができる。
ーからの入力信号を時分割することができるので、ワン
チップマイクロコンピュータへ同時入力する信号の数が
減り、その分だけ外部端子の数も少なくて済むことにな
る。これによって少ない外部端子数（ピン数）のワンチ
ップマイクロコンピュータにおいても、ＥＰＲＯＭを内
蔵することが可能となり、ＥＰＲＯＭ制御信号線をワン
チップマイクロコンピュータに入力する際に外部端子数
が不足する事態を緩和することができる。
【図１】本発明の実施例における半導体回路装置の回路
構成図
構成図
【図２】同実施例における半導体回路装置の具体的な回
路構成図
路構成図
【図３】本発明の実施例における半導体回路装置の動作
タイミングチャート
タイミングチャート
【図４】本発明の実施例における半導体回路装置の動作
タイミングチャート
タイミングチャート
【図５】従来の半導体回路装置の回路構成図
１ 汎用ＥＰＲＯＭライター ２ ワンチップマイクロコンピュータ ３ 内蔵ＥＰＲＯＭ ４〜１０ マルチプレクサ １１ Ｄフリップフロップ回路 １２〜１５ 否論理積回路 １６ マルチプレクサ切り換え信号線 １７ アドレスラッチ信号線 １８ ＶＰＰ信号線 １９ データ信号線 ２０ チップイネーブル信号線 ２１ アウトイネーブル信号線 ２２ ＶＣＣ信号線 ２３ ＶＳＳ信号線 ２４〜３８ アドレス信号線 ３９〜４５ マルチプレクサ出力信号線 ４６〜５９ Ｄフリップフロップ回路 ６０〜７３ アドレス信号線 ７４ クロック入力信号線 ７５ ＲＳラッチ回路 ７６ インバータ ７７ａ〜７７ｇ 外部端子 １０１ 汎用ＥＰＲＯＭライター １０２ アドレス時分割回路 １０３ クロック発生回路 １０４ アドレスラッチ回路 １０５ ワンチップマイクロコンピュータ １０６ 内蔵ＥＰＲＯＭ １０７〜１０９ アドレス信号線 １１０ データ信号線 １１１ アウトイネーブル信号線 １１２ チップイネーブル信号線 １１３ ＶＳＳ信号線 １１４ ＶＰＰ信号線 １１５ ＶＣＣ信号線 １１６，１１７ 制御信号線 １１８ 外部端子 １１８ａ〜１１８ｈ 外部端子
Claims (1)
- 【請求項１】不揮発性メモリを内蔵し、入力信号を取り
込むための外部端子を有するワンチップマイクロコンピ
ュータと、外部からパラレルに入る複数の入力信号に時
間差をつけることによりシリアルに変換して前記外部端
子に入力する入力信号時分割手段と、前記ワンチップマ
イクロコンピュータ内に設けられ、前記外部端子からシ
リアルに取り込んだ入力信号を再びパラレルの入力信号
に戻す入力信号ラッチ手段と、前記入力信号時分割手段
および前記入力信号ラッチ手段を同期して動作させるク
ロック発生手段とを備え、前記外部端子の数が前記パラ
レルの入力信号の数よりも少ない半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13314293A JPH06348866A (ja) | 1993-06-03 | 1993-06-03 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13314293A JPH06348866A (ja) | 1993-06-03 | 1993-06-03 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348866A true JPH06348866A (ja) | 1994-12-22 |
Family
ID=15097728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13314293A Pending JPH06348866A (ja) | 1993-06-03 | 1993-06-03 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348866A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1197968A1 (en) * | 2000-09-18 | 2002-04-17 | STMicroelectronics S.r.l. | Method and circuit for programming a multibit non-volatile memory with a reduced number of pins |
| US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
-
1993
- 1993-06-03 JP JP13314293A patent/JPH06348866A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
| EP1197968A1 (en) * | 2000-09-18 | 2002-04-17 | STMicroelectronics S.r.l. | Method and circuit for programming a multibit non-volatile memory with a reduced number of pins |
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