JP5178787B2

JP5178787B2 - 磁気メモリデバイス

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Publication number: JP5178787B2
Application number: JP2010169759A
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Inventors: 緒▲鎧▼ 楊; 西▲増▼ 石; 伯剛王; 毅楊
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Description

本発明は、磁気トンネル接合素子を有する磁気メモリセルを複数備えた磁気メモリデバイスに関する。

磁気トンネル接合（ＭＴＪ；magnetic tunnel junction）素子は、上部磁性層と下部磁性層との間に極薄の誘電体層（トンネルバリア層）が設けられた構造をなし、上部磁性層および下部磁性層の互いの磁化方向に応じて、トンネルバリア層を通過するスピン分極したトンネリング電流の抵抗値が変化するようになっている。電子は下部磁性層を通過する際に、その磁化方向によってスピン分極する。電子が下部磁性層からトンネルバリア層を介して上部磁性層へとトンネリングする確率は、上部磁性層の磁化方向に依存する。すなわち、トンネリングの確率は電子の持つスピンに依存し、トンネル電流は上部磁性層の磁化方向と下部磁性層の磁化方向との相対的な関係に依存する。ＭＴＪ素子における２つの強磁性層のうちの一方はピンド層であり、固定された磁化方向を有し、他方のフリー層が外部磁場に応じて変化する磁化方向を示すようになっている。フリー層の磁化方向が連続して動くことができる場合、ＭＴＪ素子は外部磁界を連続的に変化させることによって可変抵抗として動作するデバイスとなる。フリー層の磁化方向がピンド層の磁化方向と平行または逆平行の２つの向きのいずれかのみに限定される場合には、低抵抗状態（トンネリング確率の高い状態）または高抵抗状態（トンネリング確率の低い状態）を形成するスイッチとして振る舞う。したがって、ＭＴＪ素子は、データの格納および検索を行う磁気ランダムアクセスメモリ（magnetic random access memory；ＭＲＡＭ）アレイにおける磁気メモリ素子としての利用がなされている。

図１１に、ＭＴＪ素子を有する従来の代表的な磁気メモリセルを示す。この磁気メモリセルは行方向または列方向にマトリックス状に配列され、ＭＲＡＭアレイを構成するものである。各磁気メモリセルは、ビット線１１０と、ＭＴＪ素子１００と、ワード線１４０とを備えている。ＭＴＪ素子１００は３層構造をなしており、強磁性材料からなるフリー層１８０およびピンド層１９５が、絶縁層であるトンネルバリア層１９０を上下に挟むように構成されている。ＭＴＪ素子１００は、ビット線１１０とワード線１４０との交差点に配置されている。ＭＴＪ素子１００の一端面（ここではフリー層１８０側の面）はビット線１１０と接続され、他端面（ここではピンド層１９５側の面）は分離トランジスタ（isolation transistor）１５０と接続されている。ここで、ビット線１１０にはビット線電流１２０が供給されて電流磁界１３０を生じるようになっており、ワード線１４０にはワード線電流１７０が供給されて電流磁界１６０を生じるようになっている。

磁気メモリセルは、ＭＴＪ素子１００の抵抗の相違に基づく２つの状態を示す。その抵抗は、フリー層１８０およびピンド層１９５におけるそれぞれの磁化方向が、互いに平行または逆平行のいずれであるかによって変化する。互いに逆平行をなす場合は平行をなす場合よりも抵抗が増大し、その増加率は５０％に達することもある。２つの異なった状態を磁気メモリセルに書き込む際には、ビット線１１０およびワード線１４０に、それぞれビット線電流１２０およびワード線電流１７０を同時に流す必要がある。

ＭＴＪ素子１００は例えば図１２に示すようなヒステリシス特性を発現する。図１２には、単一のＭＴＪ素子における２つの履歴曲線が描かれている。図１２では、横軸にビット線電流（ｍＡ）を示し、縦軸に接合抵抗ＲＡ（ｋΩ・μｍ²）を示す。ワード線電流１７０が０ｍＡの場合、曲線Ｃ１で示したようにフリー層１８０の磁化方向のスイッチングを行うためには、およそ±７．５ｍＡのビット線電流１２０が必要となる。ところが、ワード線電流１７０を４ｍＡとすると、曲線Ｃ２で示したようにフリー層のスイッチングに必要なビット線電流１２０はおよそ±０．２５ｍＡで済んでしまう。このとき、ＭＴＪ素子の抵抗値は７．６ｋΩから１０．５ｋΩへと変化する（３７％〜３８％の増加）。図１２のヒステリシス曲線は、わずかな非対称性を示している。これにより、低抵抗状態から高抵抗状態へとスイッチングするために、より多くのビット線電流１２０が必要であることがわかる。

フリー層１８０の磁化状態をスイッチングするのに要する最小の電流磁界１３０，１６０は、図１３のアステロイド曲線によって求められる。図１３では、横軸が磁化容易軸Ｈｘであり、例えばビット線電流１２０が発生する電流磁界１３０に対応する。一方、縦軸が磁化困難軸Ｈｙであり、ワード線電流１７０が発生る電流磁界１６０に対応する。ここで、アステロイド曲線の内部領域（以下、アステロイド領域）３１０では、フリー層１８０の磁化方向反転は生じない。一方、アステロイド領域３１０の外側領域３２０ではフリー層１８０の磁化方向反転が生じることとなる。そのうえ、外側領域３２０に相当する場合、同一のワード線１４０またはビット線１１０を共用している他の磁気メモリセルに対して意図に反した混乱を生じさせる場合もある。多数の磁気メモリセルにより構成されたＭＲＡＭアレイでは、各磁気メモリセルにおけるＭＴＪ素子の特性が、製造プロセスのばらつきによって著しく左右される可能性がある。図１３のアステロイド曲線は、ＭＲＡＭアレイにおける全てのＭＴＪ素子における特性が合成されたものである。

このようなＭＲＡＭアレイを構成する多数のＭＴＪ素子について、それぞれ良好にスイッチング動作をおこなうものかどうかを検査する必要がある。Maejima等は、特許文献１において、ＭＲＡＭデバイスやＥＥＰＲＯＭデバイスにおける不良品を検出するためのダイ・テスト（die test）の実施方法について開示している。また、これに関連するものとして、例えば特許文献２に、様々な寸法のテストアレイを試験するための装置が開示されている。さらに、特許文献３にはＭＲＡＭセルの試験方法について開示されている。

米国特許第６６３９８４８号明細書米国特許第６６３９８５９号明細書米国特許第６４７７０８１号明細書

上記したように、磁気メモリセルは行方向（例えばワード線方向）および列方向（ビット線方向）に複数並べられることによりＭＲＡＭアレイを編成している。同じワード線およびビット線をそれぞれ共有する複数の磁気メモリセルは、行方向の書込電流（ワード線電流）や列方向の書込電流（ビット線電流）によって個々の識別が可能となる。これらの磁気メモリセルは、周囲の他の磁気メモリセルへの書込操作に影響されて、意図に反して書込がなされたり、書込が妨げられたりしてはならない。しかしながら、意図した（書込対象とする）磁気メモリセルへの書込操作を可能としつつ、同一のワード線やビット線を共有する他の磁気メモリセルの磁化状態に対して悪影響を与えないような電流レベルは、製造プロセス上のばらつきに起因して、個々の磁気メモリセルによって異なってしまう。これは、アレイが巨大化したときに特に重大な問題となる。ところが、同一のワード線またはビット線に沿った他の磁気メモリセルの磁化状態を乱さずに全ての磁気メモリセルにおける両方向への反転を可能するような、一定の書込電流を選択することは困難な作業である。

そこで、例えば、図１４に示したように、ＭＲＡＭアレイを分割していくつかの磁気メモリセル４１０を含む複数のセル群４１１_N（Ｎは自然数である。）を形成し、セル群毎にローカルワード線４９０をそれぞれ設けるようにしたものがある。ここで、グローバルワード線４２０およびローカルワード線４９０は、図１１におけるワード線１４０に対応し、ビット線４６０は図１１におけるビット線１１０に相当する。このＭＲＡＭアレイは、いくつかのビット線４６０毎にセグメント化されており、図１４では、そのうちの２つ（セグメント４７０_N-1およびセグメント４７０_N）について示している。各セグメントには、そのセグメントにおけるローカルワード線４９０を選択するトランジスタ４９１が設けられている。ローカルワード線４９０はグローバルワード線４２０に沿って延在しており、複数の磁気メモリセル４１０によって共有されている。ローカルワード線４９０の一端はグローバルワード線４２０と接続され、他端はリターンライン（グローバルワードラインリターン）４５０と接続されている。セレクト線４３０_Nによってトランジスタ４９１_Nがされた場合のみセル群４１１_Nにおける各磁気メモリセル４１０に書込が可能となる。このようにセグメント化することにより、各セル群４１１_Nにおける複数の磁気メモリセル４１０相互間のばらつきのみを考慮して書込電流の最適化を行えばよいこととなる。

しかしながら、このように複数のセル群ごとに書込電流の最適化を行うようにすると、ＭＲＡＭアレイ中における任意の磁気メモリセルへの書き込み時間が増大してしまう。そのような長い書き込み時間は、１回書込のＥＰＲＯＭのほか、ＥＥＰＲＯＭ（electrically erasable programmable read only memory）やフラッシュＥＥＰＲＯＭであれば許容可能であるが、ＳＲＡＭ（Static Random Access Memory）のように繰り返しの書き込み動作および読み出し動作を行うデバイスとして使用するには不向きである。また、ＭＲＡＭアレイはますます巨大化する傾向にあり、１つのＭＲＡＭアレイ中におけるＭＴＪ素子の構造（寸法や組成）のばらつきが増大するものと予想される。このため、ワード線の書込電流およびビット線の書込電流の好ましい範囲を見つけることがますます困難となる。したがって、書込電流の最適化を効率よく実施可能な方法が望まれる。

本発明はかかる問題に鑑みてなされたもので、その目的は、書込条件の最適化および良否判断を正確に行うことのできる磁気メモリデバイスを提供することにある。

本発明の磁気メモリデバイスは、複数の磁気メモリセルを有する少なくとも１つのメモリサブアレイと、複数の行方向書込線と、複数の列方向書込線と、複数の行方向書込線と接続された行方向ドライバと、複数の列方向書込線と接続された列方向ドライバと、少なくとも１つの定電流源と、メモリサブアレイと連結され所望の磁気メモリセルとアクセスするためのアドレスを一時的に保持するアドレスレジスタと、メモリサブアレイと連結され所望の磁気メモリセルと比較を行うためのデータまたは磁気メモリセルへ書き込むためのデータを一時的に保持するデータレジスタと、メモリサブアレイと連結されたアドレスマルチプレクサと、メモリサブアレイへの外部からのアクセスを可能とするアドレスバスと、アドレスマルチプレクサと連結され、アドレスバスによって駆動されて外部からのアドレス信号をアドレスマルチプレクサへ出力するアドレスバッファと、メモリサブアレイと連結されたセンスアンプとを備える。定電流源は、互いに並列接続された複数の電流源と、複数の電流源の各々と直列接続された複数のトランジスタと、複数のトランジスタとそれぞれ接続されてその起動を行う複数のラッチセルとを有し、行方向ドライバおよび列方向ドライバがメモリサブアレイと連結され、アドレスマルチプレクサからの所定のアドレスに対応して、データレジスタからのデータを所定の磁気メモリセルへ書き込むものである。

本発明の磁気メモリデバイスでは、上記の各構成要素を備えるようにしたので、所望の磁気メモリセルへの入力データの書き込みを可能としつつ、他の磁気メモリセルの磁化状態に対して悪影響を与えることのない最適な行方向書込電流および列方向書込電流の設定が容易に可能となる。

本発明の磁気メモリデバイスでは、アルゴリズムコントローラをさらに備えるようにするとよい。その場合、アドレスバッファを介してアドレスマルチプレクサと連結されたアドレスバス、入出力バッファを介してメモリサブアレイと連結された双方向データバス、アルゴリズムコントローラとそれぞれ接続されたチップイネーブル、アウトプットイネーブルおよび書込信号入力端子をさらに備えるようにすることが望ましい。

本発明の磁気メモリデバイスによれば、複数の磁気メモリセルを有するメモリサブアレイと、定電流源と、メモリサブアレイと連結された行方向ドライバおよび列方向ドライバ、アドレスレジスタ、データレジスタ、アドレスマルチプレクサ、センスアンプおよび入出力バッファと、アドレスマルチプレクサと連結されたアドレスバッファとを備えるようにしたので、所望の磁気メモリセルへの入力データの書き込みを可能としつつ、他の磁気メモリセルの磁化状態に対して悪影響を与えることのない最適な行方向書込電流および列方向書込電流の組み合わせを容易に設定することができる。

本発明の第１の実施の形態としての磁気メモリデバイスの全体構成を表す概略図である。図１に示した磁気メモリデバイスにおける定電流源の構成を表す概略図である。図２に示した定電流源の要部構成を表す概略図である。図１に示した磁気メモリデバイスにおける磁気メモリセルの構成を表す斜視図である。本発明の第１の実施の形態としての磁気メモリデバイスの書込条件設定方法を説明するための流れ図である。本発明の第２の実施の形態としての磁気メモリデバイスの書込条件設定方法を説明するための流れ図である。本発明の第２の実施の形態としての磁気メモリデバイスの書込条件設定方法を説明するための流れ図である。本発明の第２の実施の形態としての磁気メモリデバイスの書込条件設定方法を説明するための他の流れ図である。本発明の第３の実施の形態としての磁気メモリデバイスの書込条件設定方法を説明するための流れ図である。本発明の第３の実施の形態としての磁気メモリデバイスの書込条件設定方法を説明するための他の流れ図である。従来の磁気メモリデバイスにおける磁気メモリセルの構成を表す斜視図である。図１１に示した磁気メモリセルに含まれるＭＴＪ素子のヒステリシス曲線を表す特性図である。一般的なアステロイド曲線である。図１１に示した磁気メモリデバイスの要部を拡大した概略構成図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る磁気メモリデバイスの全体構成を表すブロック図である。この磁気メモリデバイスは、複数のメモリサブユニット１０１０と、これと各々インターフェイス接続されたアドレスバッファ１０８０と、アドレスマルチプレクサ１０９０と、コントローラ１０７６と、データレジスタおよびセンスアンプ１０８５と、入出力バッファ１０９５とを備えている。

メモリサブユニット１０１０は、複数の磁気メモリセル１（後出）を有するメモリサブアレイ１０２０と、定電流源１０３０と、メモリサブアレイ１０２０と連結された列方向ドライバ１０４０および行方向ドライバ１０５０とをそれぞれ備えている。行方向ドライバ１０５０および列方向ドライバ１０４０は、コントローラ１０７６によって制御される定電流源１０３０によって駆動される。

コントローラ１０７６は、データレジスタ１０５５と、アドレスレジスタ１０６５と、アルゴリズムコントローラ１０７５とを有している。アドレスレジスタ１０６５は、メモリサブアレイ１０２０における所望の磁気メモリセル１とアクセスするためのアドレスを一時的に保持するものである。一方、データレジスタ１０５５は、所望の磁気メモリセル１との比較をおこなうためのデータまたは磁気メモリセル１へ応答するためのデータを一時的に保持するものである。

さらに、この磁気メモリデバイスは、アドレスバッファ１０８０を介してアドレスマルチプレクサ１０９０と連結されたアドレスバス１０６０と、入出力バッファ１０９５を介してメモリサブユニット１０１０と連結された双方向データバス１０７０と、アルゴリズムコントローラ１０７５と接続されたチップイネーブル１０７１、アウトプットイネーブル１０７２および書込信号入力端子１０７３とを備えている。

アドレスマルチプレクサ１０９０は、メモリサブアレイ１０２０における所望の磁気メモリセルに対応するアドレスを、アドレスバッファ１０８０またはアドレスレジスタ１０６５のいずれかより選択するものである。ここで、アドレスバッファ１０８０は、アドレスバス１０６０によって駆動される。

センスアンプ１０８５は、メモリサブアレイ１０２０に書き込まれたデータを読み出す際に使用される。

入出力バッファ１０９５は、双方向データバス１０７０によって駆動される。

アドレスバス１０６０は、メモリサブアレイ１０２０への外部からのアクセスを可能とするものである。

双方向データバス１０７０は、メモリサブアレイ１０２０への書き込みおよびメモリサブアレイ１０２０からの読み出しの際に使用される。

チップイネーブル１０７１は、メモリサブアレイ１０２０への書き込みを有効とするか無効とするかの選択を行う。

アウトプットイネーブル１０７２は、双方向データを有効とするか無効とするかの選択を行う。

チップイネーブル１０７１、アウトプットイネーブル１０７２および書込信号入力端子１０７３からなるコントロールインプットは、メモリサブアレイ１０２０を対象とした書き込み、読み出しおよびプログラミングを可能とするものである。

定電流源１０３０は、行方向ドライバ１０５０および列方向ドライバ１０４０を介して書込電流ＩＲ，ＩＣの調整を行うものである。図２に、より詳細な構成を示す。図２に示したように、定電流源１０３０は、不揮発性のラッチセル５１１〜５１３を有するラッチセル群５１０と、ラッチセル５１１〜５１３にそれぞれ対応して設けられた電流源５２１〜５２３を有する電流源群５２０と、ラッチセル５１１〜５１３と電流源５２１〜５２３との間にそれぞれ設けられた複数のトランジスタ５３０と、電流源群５２０に対して電力を供給する電源５４０とを備えている。電流源５２１〜５２３は互いに並列接続されると共に、それぞれ１つのトランジスタと直列接続されている。このような構成により、各ラッチセル５１１〜５１３からの出力に応じてトランジスタ５３０が選択的に起動し、結果として所望のレベルに調整された全体の電流５５０が出力される。

図３は、図２におけるラッチセル５１１の詳細な構成を示している。なお、他のラッチセル５１２，５１３についても同様の構成である。図３に示したように、ラッチセル５１１は、Ｐ型金属酸化膜半導体からなる２つの電解効果トランジスタ（ＰＭＯＳ−ＦＥＴ）６１０，６３０と、Ｎ形金属酸化膜半導体からなる２つのＦＥＴ（ＮＭＯＳ−ＦＥＴ）６２０，６４０と、２つの可変抵抗体（例えばＭＴＪ素子）６７０，６８０と、２つのインバータ６５０，６５５と、出力部６６５，６５５とを備えている。さらに、ＰＭＯＳ−ＦＥＴ６１０，６３０の各々の一端には、それらに対する電源供給を行う電源供給部６９０が接続されている。ＰＭＯＳ−ＦＥＴ６１０，６３０は、それぞれＮＭＯＳ−ＦＥＴ６２０，６４０と直列に接続されており、可変抵抗体６７０，６８０を介してアース６９５と接続されている。

メモリサブアレイ１０２０は、磁気メモリセル１（後出）がマトリックス状に行方向（Ｘ軸方向）および列方向（Ｙ軸方向）へ複数配置されたものである。以下、図４を参照して、磁気メモリセル１の構成について説明する。

図４は、磁気メモリセル１の構成を表す斜視図である。磁気メモリセル１は、行方向に延在するワード線２０と列方向に延在するビット線１０との交差点にＭＴＪ素子３０が配置されたものである。

ＭＴＪ素子３０はフリー層３１と、トンネルバリア層３２と、ピンド層３３とが順に積層された３層構造をなしている。ＭＴＪ素子３０の一端面（ここではフリー層３１側の面）は接続層Ｓ１を介してビット線１０と接続され、他端面（ここではピンド層３３側の面）は電極層４０および接続層Ｓ２を介してトランジスタ（isolation transistor）１５と接続されている。ここで、ビット線１０には書込電流（列方向電流）ＩＣが供給されて電流磁界１２を生じるようになっており、ワード線２０には書込電流（行方向電流）ＩＲが供給されて電流磁界２２を生じるようになっている。

磁気メモリセル１は、ＭＴＪ素子３０の抵抗の相違に基づく２つの状態を示す。その抵抗は、フリー層３１の磁化方向とピンド層３３の磁化方向とが、互いに平行または逆平行のいずれであるかによって変化する。互いに平行をなす場合は低抵抗状態となり、互いに逆平行をなす場合は高抵抗状態となる。２つの状態のうち、所望の状態を選択するには、ビット線１０およびワード線２０に、それぞれ書込電流ＩＣおよび書込電流ＩＲを同時に所定方向へ流す必要がある。所定の大きさの書込電流ＩＣおよび書込電流ＩＲを同時に流すことにより電流磁界１２と電流磁界２２との合成磁界を発生させると、フリー層３１の磁化方向が反転することとなる。その結果、高抵抗状態または低抵抗状態のいずれかが選択される。

なお、複数のワード線２０は行方向ドライバ１０５０と接続され、一方の複数のビット線１０は列方向ドライバ１０４０と接続されている。

このような磁気メモリデバイスでは、アドレスバス１０６０、双方向データバス１０７０、チップイネーブル１０７１、アウトプットイネーブル１０７２およびコントロールインプット（書込信号線）１０７３を用いることにより、メモリサブユニット１０１０におけるメモリサブアレイ１０２０へのデータ入力が行われる。アドレスバス１０６０によってアドレスバッファ１０８０が駆動されると、アドレスバッファ１０８０の出力がアドレスマルチプレクサ１０９０へ向かう。このアドレスマルチプレクサ１０９０は、アドレスバッファ１０８０の出力とアドレスレジスタ１０６５の出力との選択を行い、いずれかをメモリサブユニット１０１０へ出力する。ここで、アドレスレジスタ１０６５は、アルゴリズムコントローラ１０７５によって駆動されるものであるが、このアルゴリズムコントローラ１０７５は、後出の図５〜図８に示したフローに従って動作が行われる。図５〜図８に示したフローでは、予め、アドレスレジスタ１０６５を所定の数値に設定しておくことを要求する。

一方、双方向データバス１０７０は入出力バッファ（Ｉ／Ｏバッファ）１０９５とのインターフェースがとられている。入出力バッファ１０９５は、アルゴリズムコントローラ１０７５を利用してデータレジスタおよびセンスアンプ１０８５と、データレジスタ１０５５と順にインターフェースをとるように構成されている。アルゴリズムコントローラ１０７５からの出力によって定電流源１０３０が制御されると、行方向ドライバ１０５０および列方向ドライバ１０４０が駆動する。その結果、アドレスマルチプレクサ１０９０からの所定のアドレスに対応したワード線２０およびビット線１０に書込電流が流れることとなり、所定の記憶領域にデータが入力される。

次に、図５を参照して、本実施の形態における磁気メモリデバイスの書込条件設定方法について説明する。

図５は、磁気メモリデバイスにおける適切な書込電流ＩＲ，ＩＣを設定すると共に良否判断を行う作業のフローを表したものである。まず、ワード線２０を流れる書込電流ＩＲ（行方向書込電流）の初期値を設定と共にビット線１０を流れる書込電流ＩＣ（列方向書込電流）の初期値を設定する（ステップＳ７１０）。次に、これらの初期値に相当する書込電流ＩＲ，ＩＣをワード線２０およびビット線１０にそれぞれ供給することにより、全ての磁気メモリセル１に入力データを書き込む（ステップＳ７２０）。さらに、各々の磁気メモリセル１から出力データを読み出す（ステップＳ７３０）。こののち、各磁気メモリセル１について、ステップＳ７２０において書き込まれた入力データと、ステップＳ７３０において読み出された各出力データとの比較をそれぞれ行い、それらの一致または不一致を判断（ステップＳ７４０）する。ステップＳ７４０において一致（Ｙｅｓ）と判断された場合には、そのときの書込電流ＩＲおよび書込電流ＩＣの各々の値を最適値と判断して固定し（ステップＳ７５０）、この磁気メモリデバイスを良品であると判断する（ステップＳ７６０）。この場合には以上により作業が終了する。

一方、ステップＳ７４０において不一致（Ｎｏ）と判断された場合には、書込電流ＩＲおよび書込電流ＩＣのうちの少なくとも一方の値を変化させることでそれらの組み合わせを変更する（ステップＳ７７０）。ここでは、書込電流ＩＲおよび書込電流ＩＣのそれぞれについて許容される範囲内でそれぞれの値を変更する。組み合わせを変更したのち、全ての組み合わせについて出力データと入力データとの比較が実施されたかどうかについて判断する（ステップＳ７８０）。その結果、未実施の組み合わせである（Ｎｏ）と判断されれば、磁気メモリデバイス上の全ての磁気メモリセル１に関して入力データと出力データとが一致するまで、すなわち、アステロイド領域の外側の領域に相当する妥当な合成磁界が形成されるようになるまで、書込電流ＩＲおよび書込電流ＩＣの組み合わせを変化させつつ、ステップＳ７２０からステップＳ７４０までの操作を順に繰り返しおこなう。ステップＳ７８０において全ての組み合わせについての実施が完了した（Ｙｅｓ）と判断された場合には、この磁気メモリデバイスを不良品であると判断する（ステップＳ７９０）。

以上により、磁気メモリセルデバイスの良否判断および書込電流ＩＲ，ＩＣの最適化が終了する。このように書込電流ＩＲ，ＩＣが最適化された磁気メモリデバイスは、ＳＲＡＭ（static random access memory）のように、データの入出力を随時繰り返し行うものとして好適である。

このように、本実施の形態によれば、全ての磁気メモリセルに対して確実なデータ書込を可能としつつ、意図しない他の磁気メモリセルの磁化状態を乱すような悪影響を与えることのない最適な書込電流ＩＲおよび書込電流ＩＣの組み合わせを設定することができる。その上、入力データと出力データとが一致した場合には良品と判断し、書込電流ＩＲおよび書込電流ＩＣの全ての組み合わせにおいて入力データと出力データとが不一致であった場合には不良品と判断するようにしたので、正確な良否判断も可能である。

［第２の実施の形態］
次に、図６〜図８を参照して、本発明の第２の実施の形態としての磁気メモリデバイスの書込条件設定方法について説明する。本実施の形態の磁気メモリデバイスは、上記第１の実施の形態と同様の構成である。

ここでは、まず、図６を参照して、磁気メモリデバイスにおける任意の単一のバイト（記憶領域）にデータ書込を行う際の書込電流ＩＲ，ＩＣの最適化を行うと共にその良否判断を行う手順について説明する。

まず、ワード線２０を流れる書込電流ＩＲの初期値を設定と共にビット線１０を流れる書込電流ＩＣの初期値を設定する（ステップＳ８１０）。次に、外部からの第１の初期データをデータレジスタ１０５５およびアドレスレジスタ１０６５に一時保存する（ステップＳ８２０）。この第１の初期データは、のちに磁気メモリデバイス上の複数の記憶領域のうちの書込対象とする記憶領域（以下、ＢＢＰ：Byte Being Programmed）へ入力されるものである。次いで、磁気メモリデバイス上の複数の記憶領域のうち、ＢＢＰと同じ列に配置された他のバイト（記憶領域）の全てにおける第２の初期データを読み出したのち、データレジスタ１０５５およびアドレスレジスタ１０６５に一時保存する（ステップＳ８３０）。なお、ここでは、ＢＢＰと同じ列に配置されたものを「他のバイト」としたが、これに限定されず、ＢＢＰと同じ行に配置されたものや、ＢＢＰと同じ列およびＢＢＰと同じ行にそれぞれ配置されたものとしてもよい。

続いて、ステップＳ８１０で設定した初期値に相当する書込電流ＩＲ，ＩＣを所定のワード線２０およびビット線１０にそれぞれ供給することにより、データレジスタ１０５５およびアドレスレジスタ１０６５に保存された第１の初期データをＢＢＰに書き込んだのち（ステップＳ８４０）、ＢＢＰから第１の出力データを読み出す（ステップＳ８４５）。こののち、ＢＢＰについて、ステップＳ８２０において一時保存された第１の初期データと、ステップＳ８４５において読み出された第１の出力データとの比較を行い、それらの一致または不一致を判断（ステップＳ８５０）する。

ステップＳ８５０において不一致（Ｎｏ）と判断された場合には、書込電流ＩＲおよび書込電流ＩＣのうちの少なくとも一方の値を変化させることでそれらの組み合わせを変更する（ステップＳ８６０）。ここでは、書込電流ＩＲおよび書込電流ＩＣのそれぞれについて許容される範囲内でそれぞれの値を変更する。組み合わせを変更したのち、全ての組み合わせについて第１の出力データと第１の初期データとの比較が実施されたかどうかについて判断する（ステップＳ８６５）。その結果、未実施の組み合わせである（Ｎｏ）と判断されれば、第１の出力データが第１の初期データと一致するまで、書込電流ＩＲおよび書込電流ＩＣの組み合わせを変化させつつ、ステップＳ８４０，ステップＳ８４５およびステップＳ８５０の操作を順に繰り返しおこなう。ステップＳ８６５において全ての組み合わせについての実施が完了した（Ｙｅｓ）と判断された場合には、この磁気メモリデバイスを不良品であると判断する（ステップＳ８９５）。

一方、ステップＳ８５０において一致（Ｙｅｓ）と判断された場合には、他のバイトの全てから第２の出力データを読み出したのち（ステップＳ８７０）、この第２の出力データと第２の初期データとを比較し、その一致または不一致を判断する（ステップＳ８７５）。そこで不一致（Ｎｏ）と判断された場合には、書込電流ＩＲおよび書込電流ＩＣのうちの少なくとも一方の値を変化させることでそれらの組み合わせを変更する（ステップＳ８８０）。組み合わせを変更したのち、全ての組み合わせについて第２の出力データと第２の初期データとの比較が実施されたかどうかについて判断する（ステップＳ８８５）。その結果、未実施の組み合わせである（Ｎｏ）と判断されれば、第２の出力データが第２の初期データと一致するまで、書込電流ＩＲおよび書込電流ＩＣの組み合わせを変化させつつ、ステップＳ８４０，ステップＳ８４５，ステップＳ８５０，ステップＳ８７０およびステップＳ８７５の操作を順に繰り返しおこなう。ステップＳ８８５において全ての組み合わせについての実施が完了した（Ｙｅｓ）と判断された場合には、この磁気メモリデバイスを不良品であると判断する（ステップＳ８９５）。

これに対し、ステップＳ８７５において一致（Ｙｅｓ）と判断された場合には、そのときの書込電流ＩＲおよび書込電流ＩＣの各々の値を最適値と判断し、このＢＢＰが良好に動作するものと判断する（ステップＳ８９０）。この場合には以上で作業が終了する。

図７を参照して、磁気メモリデバイスにおける任意の単一のバイト（記憶領域）にデータ書込を行う際の書込電流ＩＲ，ＩＣの最適化を行うと共にその良否判断を行う手順について説明する。

ステップＳ８５０において不一致（Ｎｏ）と判断された場合には、書込電流ＩＲおよび書込電流ＩＣのうちの少なくとも一方の値を変化させることでそれらの組み合わせを変更する（ステップＳ８６０）。ここでは、書込電流ＩＲおよび書込電流ＩＣのそれぞれについて許容される範囲内でそれぞれの値を変更する。組み合わせを変更したのち、全ての組み合わせについて第１の出力データと第１の初期データとの比較が実施されたかどうかについて判断する（ステップＳ８６５）。その結果、未実施の組み合わせである（Ｎｏ）と判断されれば、第１の出力データが第１の初期データと一致するまで、書込電流ＩＲおよび書込電流ＩＣの組み合わせを変化させつつ、ステップＳ８３０，ステップＳ８４０，ステップＳ８４５およびステップＳ８５０の操作を順に繰り返しおこなう。ステップＳ８６５において全ての組み合わせについての実施が完了した（Ｙｅｓ）と判断された場合には、この磁気メモリデバイスを不良品であると判断する（ステップＳ８９５）。

一方、ステップＳ８５０において一致（Ｙｅｓ）と判断された場合には、他のバイトの全てから第２の出力データを読み出したのち（ステップＳ８７０）、この第２の出力データと第２の初期データとを比較し、その一致または不一致を判断する（ステップＳ８７５）。そこで不一致（Ｎｏ）と判断された場合には、書込電流ＩＲおよび書込電流ＩＣのうちの少なくとも一方の値を変化させることでそれらの組み合わせを変更する（ステップＳ８８０）。組み合わせを変更したのち、全ての組み合わせについて第２の出力データと第２の初期データとの比較が実施されたかどうかについて判断する（ステップＳ８８５）。その結果、未実施の組み合わせである（Ｎｏ）と判断されれば、第２の出力データが第２の初期データと一致するまで、書込電流ＩＲおよび書込電流ＩＣの組み合わせを変化させつつ、ステップＳ８３０，ステップＳ８４０，ステップＳ８４５，ステップＳ８５０，ステップＳ８７０およびステップＳ８７５の操作を順に繰り返しおこなう。ステップＳ８８５において全ての組み合わせについての実施が完了した（Ｙｅｓ）と判断された場合には、この磁気メモリデバイスを不良品であると判断する（ステップＳ８９５）。

このように、書込対象とするＢＢＰ以外の他のバイトにおける磁化状態を維持しつつ、特定のＢＢＰに対する正確なデータ書込を行うことのできる書込電流ＩＲおよび書込電流ＩＣの最適化を行うことができる。

さらに、磁気メモリデバイス上の全てのバイトを書込対象として同様の調整（書込電流ＩＲ，ＩＣの最適化および良否判断）を行う場合の手順を、図８を参照して説明する。

まず、最初の調整対象とするバイトのアドレスを指定する（ステップＳ９１０）。次いで、指定されたアドレスのバイトについて、図６の手順に従って調整する（ステップＳ９２０）。その結果、不良品と判断された場合には、その磁気メモリデバイスは不良品であると判断する（ステップＳ９５０）。ステップＳ９２０で良品と判断された場合には、全てのバイトについて調整を実施したか否かについて判断する（ステップＳ９３０）。その結果、未実施のバイトがある（Ｎｏ）と判断されれば、全てのバイトについて調整が終了するまで調整対象とするバイトのアドレスを順次指定（ステップＳ９６０）し、ステップＳ９２０およびステップＳ９３０の操作を繰り返しおこなう。ステップＳ９３０において全てのバイトについて調整が終了した（Ｙｅｓ）と判断された場合には、この磁気メモリデバイスを良品であると判断する（ステップＳ９４０）。以上により、磁気メモリデバイス上の全てのバイトについて書込電流ＩＲ，ＩＣの最適化および良否判断を行うことができる。

このように、本実施の形態によれば、全てのバイトに対して確実なデータ書込を可能としつつ、意図しない他のバイトの磁化状態を乱すような悪影響を与えることのない最適な書込電流ＩＲおよび書込電流ＩＣの組み合わせを設定することができる。その上、初期データと出力データとが一致した場合には良品と判断し、書込電流ＩＲおよび書込電流ＩＣの全ての組み合わせにおいて初期データと出力データとが不一致であった場合には不良品と判断するようにしたので、正確な良否判断も可能である。

［第３の実施の形態］
次に、図５および図８に加え、新たに図９を参照して、本発明の第３の実施の形態としての磁気メモリデバイスの書込条件設定方法について説明する。本実施の形態の磁気メモリデバイスは、上記第１の実施の形態と同様の構成であり、書き込み動作の制御を行うアルゴリズムコントローラを内蔵したものである。

ここでは、図５または図８に示した作業手順に従って、磁気メモリデバイスにおける書込電流ＩＲ，ＩＣの最適化を行うと共に磁気メモリデバイスの良否判断を行い、その結果に応じて用途を選別することとする。

図９に示したように、まず、図５の手順に従って検査し、良否を判断する（ステップＳ１２１０）。ここで良品と判断されたものについては、ＳＲＡＭの代替品として（随時書込読出メモリデバイスとして）使用可能と判断する（ステップＳ１２６０）。一方、ステップＳ１２１０において不合格となったものについては、図８の手順に従ってＥＥＰＲＯＭテストまたはフラッシュＥＥＰＲＯＭテストを行い、良否を判断する（ステップＳ１２２０）。ここで良品と判断されたものについては、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭとして使用可能と判断する（ステップＳ１２７０）。ステップＳ１２２０において不合格となったものについては、不良品と判断する（ステップＳ１２３０）。このような選別を行うことにより、本来の機能（書込動作および読出動作を繰り返し行うという機能）を有さないものについても救済することができる。

＜変形例＞
次に、図１０を参照して、本実施の形態の変形例としての磁気メモリデバイスの書込条件設定方法について説明する。本変形例が対象とする磁気メモリデバイスは、外部からの信号によって書き込み動作の制御を行うものである。

図１０に示したように、まず、図５の手順に従って検査し、良否を判断する（ステップＳ１１１０）。ここで良品と判断されたものについては、ＳＲＡＭの代替品として（随時書込読出メモリデバイスとして）使用可能と判断する（ステップＳ１１６０）。一方、ステップＳ１１１０において不合格となったものについては、図８の手順に従って検査を行い、良否を判断する（ステップＳ１１２０）。ここで良品と判断されたものについては、１回書込可能なＥＰＲＯＭとして使用可能と判断する（ステップＳ１１７０）。ステップＳ１１２０において不合格となったものについては、不良品と判断する（ステップＳ１１３０）。

以上、いくつかの実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。すなわち当技術分野を熟知した当業者であれば理解できるように、上記実施の形態は本発明の一具体例であり、本発明は、上記の内容に限定されるものではない。製造方法、構造および寸法などの修正および変更は、本発明と一致する限り、好ましい具体例に対応して行われる。

ＩＣ，ＩＲ…書込電流、１…磁気メモリセル、１０…ビット線、２０…ワード線、３０…ＭＴＪ素子、１０１０…メモリサブユニット、１０２０…メモリサブアレイ、１０３０…定電流源、１０４０…列方向ドライバ、１０５０…行方向ドライバ、１０５５…データレジスタ、１０６０…アドレスバス、１０６５…アドレスレジスタ、１０７５…アルゴリズムコントローラ、１０７６…コントローラ、１０８０…アドレスバッファ、１０９０…アドレスマルチプレクサ。

Claims

複数の磁気メモリセルを有する少なくとも１つのメモリサブアレイと、
複数の行方向書込線と、
複数の列方向書込線と、
複数の行方向書込線と接続された行方向ドライバと、
複数の列方向書込線と接続された列方向ドライバと、
少なくとも１つの定電流源と、
前記メモリサブアレイと連結され、所望の前記磁気メモリセルとアクセスするためのアドレスを一時的に保持するアドレスレジスタと、
前記メモリサブアレイと連結され、所望の前記磁気メモリセルと比較を行うためのデータまたは磁気メモリセルへ書き込むためのデータを一時的に保持するデータレジスタと、
前記メモリサブアレイと連結されたアドレスマルチプレクサと、
前記メモリサブアレイへの外部からのアクセスを可能とするアドレスバスと、
前記アドレスマルチプレクサと連結され、前記アドレスバスによって駆動されて外部からのアドレス信号を前記アドレスマルチプレクサへ出力するアドレスバッファと、
前記メモリサブアレイと連結されたセンスアンプと、
を備え、
前記定電流源は、互いに並列接続された複数の電流源と、前記複数の電流源の各々と直列接続された複数のトランジスタと、前記複数のトランジスタとそれぞれ接続されてその起動を行う複数のラッチセルとを有し、
前記行方向ドライバおよび前記列方向ドライバは、前記メモリサブアレイと連結され、前記アドレスマルチプレクサからの所定のアドレスに対応して、前記データレジスタからのデータを所定の前記磁気メモリセルへ書き込む
ことを特徴とする磁気メモリデバイス。
さらに
前記行方向書込線を流れる行方向書込電流の初期値および前記列方向書込線を流れる列方向書込電流の初期値を設定することと、
前記行方向ドライバおよび前記列方向ドライバを駆動し、前記初期値に相当する前記行方向書込電流および列方向書込電流を、それぞれ前記アドレスマルチプレクサからの所定のアドレス信号に対応した前記行方向書込線および前記列方向書込線に供給することにより、前記磁気メモリセルへの入力データの書込を行うことと、
前記磁気メモリセルから出力データを読み出し、前記データレジスタに保持されたデータと比較することと
を行うアルゴリズムコントローラを備えた
ことを特徴とする請求項１に記載の磁気メモリデバイス。
前記アドレスバッファを介して前記アドレスマルチプレクサと連結されたアドレスバスと、
前記メモリサブアレイと連結された双方向データバスと、
前記アルゴリズムコントローラと接続されたチップイネーブルと
前記アルゴリズムコントローラと接続されたアウトプットイネーブルと、
前記アルゴリズムコントローラと接続された書込信号入力端子と
をさらに備えたことを特徴とする請求項２に記載の磁気メモリデバイス。
前記メモリサブアレイは、前記磁気メモリセルがマトリックス状に行方向および列方向へ複数配置されたものである
ことを特徴とする請求項１に記載の磁気メモリデバイス。
前記磁気メモリセルは、磁気トンネル接合素子を有する
ことを特徴とする請求項４に記載の磁気メモリデバイス。
前記メモリサブアレイは、行方向に延在する複数のワード線を有している
ことを特徴とする請求項４に記載の磁気メモリデバイス。
前記メモリサブアレイは、列方向に延在する複数のビット線を有している
ことを特徴とする請求項４に記載の磁気メモリデバイス。
前記複数のワード線と接続された行方向ドライバを有している
ことを特徴とする請求項６に記載の磁気メモリデバイス。
前記複数のビット線と接続された列方向ドライバを有している
ことを特徴とする請求項７に記載の磁気メモリデバイス。
前記行方向ドライバおよび列方向ドライバは、前記定電流源によって駆動される
ことを特徴とする請求項１に記載の磁気メモリデバイス。
前記定電流源は、前記アルゴリズムコントローラによって制御される
ことを特徴とする請求項２に記載の磁気メモリデバイス。
前記アドレスマルチプレクサは、前記メモリサブアレイにおける所望の磁気メモリセルに対応するアドレスを、前記アドレスバッファまたは前記アドレスレジスタのいずれかより選択するものである
ことを特徴とする請求項１に記載の磁気メモリデバイス。
前記センスアンプにより、前記メモリサブアレイに書き込まれたデータの読み出しが行われる
ことを特徴とする請求項１に記載の磁気メモリデバイス。
前記双方向データバスの利用により、前記メモリサブアレイへの書き込みおよび前記メモリサブアレイからの読み出しが行われる
ことを特徴とする請求項３に記載の磁気メモリデバイス。
前記チップイネーブルを利用して前記メモリサブアレイへの書き込みを有効とするか無効とするかの選択が行われる
ことを特徴とする請求項３に記載の磁気メモリデバイス。
前記アウトプットイネーブルによって、双方向データを有効または無効とする
ことを特徴とする請求項３に記載の磁気メモリデバイス。
前記書込信号入力端子は、前記メモリサブアレイを対象とした書き込み、読み出しおよびプログラミングを可能とする
ことを特徴とする請求項３に記載の磁気メモリデバイス。