TWI618067B - 半導體裝置 - Google Patents

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TWI618067B TW103104297A TW103104297A TWI618067B TW I618067 B TWI618067 B TW I618067B TW 103104297 A TW103104297 A TW 103104297A TW 103104297 A TW103104297 A TW 103104297A TW I618067 B TWI618067 B TW I618067B
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宋清基
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Abstract

本發明之一實施例提供一種半導體，其包括：一非揮發性儲存單元，其適合儲存一或多個第一位址；一位址儲存單元，其適合在一重設操作中儲存自該非揮發性儲存單元依序接收之該等第一位址作為第二位址，而刪除與該等第一位址之一輸入位址相同之先前所儲存的第二位址；及一胞元陣列，其適合在一存取操作中基於該等第二位址用一或多個冗餘胞元來替換一或多個正常胞元。

Description

半導體裝置 相關申請案交叉參考
本申請案請求在2013年5月28日提出申請之第10-2013-0060488號韓國專利申請案之優先權，其全部內容以引用方式併入本文中。
本發明之例示性實施例係關於一種半導體裝置及一種半導體系統，且更特定來說係關於一種用於當儲存於一半導體裝置之一非揮發性儲存單元中之資料儲存於該半導體裝置之一儲存單元中時防止資料被冗餘地儲存之技術。
圖1係圖解說明一已知半導體記憶體裝置中之一修復操作之一方塊圖。
參考圖1，該半導體記憶體裝置包括：一胞元陣列110，其經組態以包括複數個記憶體胞元；一列電路120，其經組態以回應於一列位址R_ADD而啟動一字線；及一行電路130，其經組態以存取(讀取或寫入)回應於一行位址C_ADD而選擇之一位元線之資料。
一列熔絲電路140儲存對應於胞元陣列110內之一有缺陷記憶體胞元之一列位址作為一修復列位址REPAIR_R_ADD。一列比較單元150比較儲存於列熔絲電路140中之修復列位址REPAIR_R_ADD與自記憶體裝置之外部接收之列位址R_ADD。當修復列位址REPAIR_R_ADD與列位址R_ADD相同時，列比較單元150控制列電路120以啟動由修 復列位址REPAIR_R_ADD指定之一冗餘字線而非由列位址R_ADD指定之字線。
一行熔絲電路160儲存對應於胞元陣列110內之有缺陷記憶體胞元之一行位址作為一修復行位址REPAIR_C_ADD。一行比較單元170比較儲存於行熔絲電路160中之修復行位址REPAIR_C_ADD與自記憶體裝置之外部接收之行位址C_ADD。當修復行位址REPAIR_C_ADD與行位址C_ADD相同時，行比較單元170控制行電路130以存取由修復行位址REPAIR_C_ADD指定之一冗餘位元線而非由行位址C_ADD指定之位元線。
雷射熔絲用於圖1之熔絲電路140及160中。雷射熔絲取決於雷射熔絲是否已被切斷而儲存「高」或「低」資料。雷射熔絲可在一晶圓狀態中程式化但不可在一晶圓安裝於一封裝內之後程式化。此外，由於一間距之限制，不可能將雷射熔絲設計得小。可用於克服此缺點之一熔絲係一E熔絲。E熔絲可由一電晶體或一電容器-電阻器形成。當E熔絲由一電晶體形成時，藉由改變該電晶體之一閘極與汲極/源極之間之電阻來儲存資料。
圖2係圖解說明由操作為一電阻器或一電容器之一電晶體形成之一E熔絲之一圖式。
如圖2中所圖解說明，該E熔絲包括一電晶體T。當將電晶體T可承受之一電壓施加至電晶體T之一閘極G時，該E熔絲操作為一電容器C。因此，電流不在電晶體T之閘極G與汲極/源極D/S之間流動。當將電晶體T不可承受之一高電壓施加至閘極G時，電晶體T之一閘極氧化物被損壞且因此使閘極G及汲極/源極D/S短路。因此，該E熔絲操作為一電阻器R。因此，電流在閘極G與汲極/源極D/S之間流動。
基於該E熔絲之閘極G與汲極/源極D/S之間之一電阻值來辨識該E熔絲之資料。為辨識E熔絲之資料，可使用(1)在無一額外感測操作之 情況下藉由增加電晶體T之一大小來直接辨識E熔絲之資料之一第一方法或(2)藉由使用一放大器感測流動至電晶體T中之電流來辨識E熔絲之資料之一第二方法。由一電路面積看來，該等兩種方法具有一限制，此乃因形成E熔絲之電晶體T之大小必須設計得大或用於放大資料之放大器必須在每一E熔絲中提供。
由於上文所闡述之關於電路面積之問題，將一E熔絲應用於圖1之熔絲電路140及160係困難的。因此，闡述一種以一陣列形式組態E熔絲使得可減小總面積(此乃因可共用放大器)及使用儲存於E熔絲陣列中之資料來執行一修復操作之方法。
在包括諸如一E熔絲陣列之一非揮發性儲存單元以便使用儲存於該E熔絲陣列中之資料之一半導體裝置中，儲存於該E熔絲陣列中之該資料係在重設時傳送至該半導體裝置中所包括之一儲存單元(例如，暫存器)。當冗餘資料儲存於該非揮發性儲存單元中且該冗餘資料被傳送至該儲存單元時，一錯誤可在該半導體裝置之一操作中發生。
本發明之一實施例係針對提供一種半導體裝置及一種半導體系統，其能夠防止一錯誤在該半導體裝置之一操作中發生，其中當儲存於該半導體裝置之非揮發性儲存單元中之資料被傳送至該半導體裝置之儲存單元時不將冗餘資料儲存於該半導體裝置之儲存單元中。
根據本發明之一實施例，一種半導體裝置可包括：一非揮發性儲存單元，其適合於儲存一或多個第一位址；一位址儲存單元，其適合於在一重設操作中儲存自該非揮發性儲存單元依序接收之該等第一位址作為第二位址而刪除與該等第一位址之一輸入位址相同之先前所儲存第二位址；及一胞元陣列，其適合於在一存取操作中基於該等第二位址用一或多個冗餘胞元替換一或多個正常胞元。
根據本發明之另一實施例，一種半導體系統可包括：一半導體裝置，其中該半導體裝置包括：一非揮發性儲存單元，其用於儲存一或多個第一位址；一位址儲存單元，其用於回應於一重設命令而儲存自該非揮發性儲存單元依序接收之該等第一位址作為第二位址，而刪除與該等第一位址之一輸入位址相同之先前所儲存第二位址；及一胞元陣列，其用於回應於一存取命令而基於該等第二位址用一或多個冗餘胞元替換一或多個正常胞元；及一控制器，其適合於將一重設命令、該存取命令及一存取位址之一或多個信號輸出至該半導體裝置。
在該存取操作中，該半導體裝置可比較該存取位址與該等第二位址，當所有該等第二位址與該存取位址相同時存取對應於該存取位址之該等正常胞元，且當該等第二位址中之任一者與該存取位址相同時存取替換對應於該存取位址之該等正常胞元之該等冗餘胞元。
該位址儲存單元可包括：第一至第N儲存單元，其各自適合於儲存該等第二位址中之一者；及第一至第N比較單元，其適合於比較該等第二位址與該輸入位址及一存取位址中之一者且產生各別第一至第N比較信號。
在一重設操作中，該等第一至第N儲存單元可經依序啟動，且該輸入位址係儲存於該等第一至第N儲存單元中之一經啟動儲存單元中。
在該重設操作中，當該輸入位址與該等第二位址相同時，該等第一至第N比較單元可啟動該等各別第一至第N比較信號，且來自該等第一至第N儲存單元當中之對應於一經啟動比較信號之一儲存單元經重設。
在該存取操作中，所有該等第一至第N儲存單元可經去啟動，且當該等第二位址與該存取位址相同時，該等第一至第N比較單元啟動該等各別第一至第N比較信號。
當該等第一至第N比較信號中之任一者經啟動時，該半導體裝置可存取對應於該等第一至第N比較信號中之一經啟動比較信號之該等冗餘胞元，但當所有該等第一至第N比較信號經去啟動時存取對應於該存取位址之該等正常胞元。
根據本發明之又一實施例，一種半導體裝置可包括：一非揮發性儲存單元；第一至第N儲存單元，其經依序啟動且適合於當該等第一至第N儲存單元經啟動時儲存自該非揮發性儲存單元接收之輸入資料；及第一至第N比較單元，其適合於比較儲存於該等各別第一至第N儲存單元中之資料與該輸入資料，其中基於該等第一至第N比較單元之一比較結果而重設來自該等第一至第N儲存單元當中之儲存與該輸入資料相同之資料之一儲存單元。
根據本發明之再一實施例，一種半導體裝置可包括：一非揮發性儲存單元，其適合於儲存一或多個第一位址；一位址儲存單元，其適合於在一重設操作中儲存自該非揮發性儲存單元依序接收之該等第一位址，而當該等先前所儲存第二位址中之任一者與該等第一位址之一輸入位址相同時不儲存該輸入位址；及一胞元陣列，其適合於在一存取操作中基於該等第二位址用一或多個冗餘胞元替換一或多個正常胞元。
根據本發明之又一實施例，一種半導體系統可包括：一半導體裝置，其中該半導體裝置可包括：一非揮發性儲存單元，其用於儲存一或多個第一位址；一位址儲存單元，其用於回應於一重設命令而儲存自該非揮發性儲存單元依序接收之該等第一位址作為第二位址，而當該等先前所儲存第二位址中之任一者與該等第一位址之一輸入位址相同時不儲存該輸入位址；及一胞元陣列，其用於回應於一存取命令而基於該等第二位址用一或多個冗餘胞元替換一或多個正常胞元；及一控制器，其適合於將一重設命令、該存取命令及一存取位址之一或 多個信號輸出至該半導體裝置。
110‧‧‧胞元陣列
120‧‧‧列電路
130‧‧‧行電路
140‧‧‧列熔絲電路/熔絲電路
150‧‧‧列比較單元
160‧‧‧行熔絲電路/熔絲電路
170‧‧‧行比較單元
310‧‧‧非揮發性儲存單元
320‧‧‧位址儲存單元
321_1-321_N‧‧‧儲存單元/第一至第N儲存單元
321_1‧‧‧第一儲存單元
321_K‧‧‧第K儲存單元
322_1-322_N‧‧‧比較單元/第一至第N比較單元
330‧‧‧胞元陣列
331‧‧‧列控制單元
332‧‧‧行控制單元
410‧‧‧非揮發性儲存單元
420‧‧‧位址儲存單元
421_1-421_8‧‧‧第一至第N儲存單元
422_1-422_8‧‧‧第一至第N比較單元
430‧‧‧胞元陣列
431‧‧‧第一子胞元陣列
431_1-434_1‧‧‧第一至第M列控制單元
431_2-434_2‧‧‧第一至第M行控制單元
432‧‧‧第二子胞元陣列
433‧‧‧第三子胞元陣列
434‧‧‧第四子胞元陣列
510‧‧‧半導體裝置
511‧‧‧命令輸入單元
512‧‧‧位址輸入單元
513‧‧‧模式設定單元
520‧‧‧控制器
610‧‧‧非揮發性儲存單元
620‧‧‧位址儲存單元
630‧‧‧胞元陣列
621_1-621_8‧‧‧第一至第N儲存單元
622_1-622_8‧‧‧第一至第N比較單元
710‧‧‧半導體裝置
711‧‧‧命令輸入單元
712‧‧‧位址輸入單元
713‧‧‧模式設定單元
720‧‧‧控制器
ACC_CMD‧‧‧存取命令
ACC_ADD‧‧‧存取位址
BL‧‧‧位元線
C‧‧‧電容器
C_ADD‧‧‧行位址
CMP_SUM‧‧‧比較結果信號
CMP1‧‧‧第一比較信號
CMP2‧‧‧第三比較信號
CMP3‧‧‧第三比較信號
CMP4‧‧‧第四比較信號
CMP5‧‧‧第五比較信號
CMP6‧‧‧第六比較信號
CMP7‧‧‧第七比較信號
CMP8‧‧‧第八比較信號
CMPK‧‧‧第K比較信號
CMPN‧‧‧比較信號/第N比較信號
D/S‧‧‧汲極/源極
DATA‧‧‧資料
EN1-EN8‧‧‧第一至第N啟用信號
G‧‧‧閘極
IN_ADD‧‧‧當前輸入位址/輸入位址
INIT‧‧‧重設信號
INIT_CMD‧‧‧重設命令/命令
N_CELL‧‧‧正常胞元
R‧‧‧電阻器
R_ADD‧‧‧列位址
R_CELL‧‧‧冗餘胞元
REPAIR_C_ADD‧‧‧修復行位址
REPAIR_INF‧‧‧修復資訊
REPAIR_R_ADD‧‧‧修復列位址
RWL1‧‧‧字線/第一冗餘字線
RWL2‧‧‧字線/第三冗餘字線
RWL3‧‧‧字線/第三冗餘字線
RWL4‧‧‧字線/第四冗餘字線
RWL5‧‧‧字線/第五冗餘字線
RWL6‧‧‧字線/第六冗餘字線
RWL7‧‧‧字線/第七冗餘字線
RWL8‧‧‧字線/第八冗餘字線
RWLK‧‧‧第K冗餘字線
RWLN‧‧‧字線/第N冗餘字線
STO_ADD1-STO_ADD8‧‧‧第二位址
T‧‧‧電晶體
TRANSFER_LINE‧‧‧傳送線
WL‧‧‧字線
圖1係圖解說明一記憶體裝置中之一修復操作之一方塊圖。
圖2係圖解說明由操作為一電阻器或一電容器之一電晶體形成之一E熔絲之一電路圖。
圖3係圖解說明當冗餘資料自一非揮發性儲存單元輸入至一位址儲存單元時發生之問題之一方塊圖。
圖4係圖解說明根據本發明之一例示性實施例之一半導體裝置之一方塊圖。
圖5係圖解說明根據本發明之一例示性實施例之一半導體系統之一方塊圖。
圖6係圖解說明根據本發明之另一例示性實施例之一半導體裝置之一方塊圖。
圖7係圖解說明根據本發明之另一例示性實施例之一半導體系統之一方塊圖。
下文將參照隨附圖式更詳細地闡述本發明之例示性實施例。然而，本發明可以不同形式體現且不應將其理解為限於本文中所陳述之實施例。而是，提供此等實施例旨在使本發明透徹及完整並將向熟習此項技術者全面傳達本發明之範疇。在本發明通篇中，貫穿本發明之各種圖及實施例相同元件符號係指相同部件。
下文中，用一冗餘胞元R_CELL替換一正常胞元N_CELL意指當在一半導體裝置之一存取操作期間一輸入位址與被替換之正常胞元N_CELL之一位址相同時，存取替換該正常胞元N_CELL之該冗餘胞元R_CELL而非被替換之正常胞元N_CELL。
圖3係圖解說明當冗餘資料自一非揮發性儲存單元310輸入至一 位址儲存單元320時發生之問題之一方塊圖。
半導體記憶體裝置300可包括非揮發性儲存單元310、位址儲存單元320及一胞元陣列330。位址儲存單元320包括複數個儲存單元321_1至321_N及複數個比較單元322_1至322_N。
胞元陣列330包括複數個正常胞元N_CELL及複數個冗餘胞元R_CELL。正常胞元N_CELL及冗餘胞元R_CELL與字線WL及RWL1至RWLN以及位元線BL耦合。胞元陣列330包括一列控制單元331及一行控制單元332用於控制正常胞元N_CELL及冗餘胞元R_CELL。回應於一存取命令ACC_CMD，列控制單元331啟動回應於一存取位址ACC_ADD或比較信號CMP1至CMPN而選擇之一字線，且行控制單元332存取選定位元線之資料。下文主要闡述列控制單元331之操作。
在一存取操作期間，列控制單元331啟動對應於存取位址ACC_ADD之一正常字線WL且存取正常胞元N_CELL，或啟動對應於比較信號CMP1至CMPN之一冗餘字線RWL且存取冗餘胞元R_CELL。用於參考，該存取操作可係用於將資料寫入至一記憶體胞元中之一寫入操作、用於自一記憶體胞元讀取資料之一讀取操作，及用於再新儲存於一記憶體胞元中之資料之一再新操作中的任一者。
非揮發性儲存單元310儲存關於胞元陣列330之修復資訊REPAIR_INF，亦即，待替換之正常胞元之一或多個位址。修復資訊REPAIR_INF可係藉由對半導體裝置執行之一測試操作而偵測到之有缺陷正常胞元N_CELL的位址。
當半導體裝置執行一重設操作時，位址儲存單元320儲存自非揮發性儲存單元310接收之修復資訊REPAIR_INF。第一至第N儲存單元321_1至321_N儲存包括於修復資訊REPAIR_INF中之一或多個位址。第一至第N比較單元322_1至322_N在一存取操作中比較存取位址ACC_ADD與儲存於各別儲存單元321_1至321_N中之位址，且分別啟 動第一至第N比較信號CMP1至CMPN。
下文基於以上說明來闡述當兩個或兩個以上冗餘位址儲存於位址儲存單元320中時可發生之一問題。下文中，儲存於非揮發性儲存單元310中之一位址係指需要替換之一字線之一位址。第一至第N比較信號CMP1至CMPN分別對應於第一至第N冗餘字線RWL1至RWLN。
一半導體裝置在製造程序中經歷數個測試，且在每一測試階段中所偵測到之一有缺陷字線之一位址係儲存於非揮發性儲存單元310中。此處，假定在兩個不同測試階段中偵測到對應於一有缺陷字線DEFECT_WL之一位址，且相同位址冗餘儲存於非揮發性儲存單元310中。
當重設半導體裝置時，將非揮發性儲存單元310之修復資訊REPAIR_INF輸入至位址儲存單元320並儲存於其中。修復資訊REPAIR_INF包括有缺陷字線DEFECT_WL之兩個位址。自非揮發性儲存單元310接收之一或多個位址係儲存於位址儲存單元320之各別第一至第N儲存單元321_1至321_N中。舉例而言，假定有缺陷字線DEFECT_WL之兩個位址係儲存於第一儲存單元321_1及第K儲存單元321_K中。
為在半導體裝置之重設操作完成之後對半導體裝置執行一存取操作，將存取命令ACC_CMD及存取位址ACC_ADD自外部輸入至半導體裝置。第一至第N比較單元322_1至322_N分別比較存取位址ACC_ADD與儲存於儲存單元321_1至321_N中之位址。當存取位址ACC_ADD與該等位址相同時，第一至第N比較單元322_1至322_N啟動各別比較信號CMP1至CMPN。當所有第一至第N比較信號CMP1至CMPN經去啟動時，列控制單元331啟動對應於存取位址ACC_ADD之一正常字線。當第一至第N比較信號CMP1至CMPN中之任一者經啟動 時，列控制單元331啟動對應於一經啟動比較信號之一冗餘字線。
當接收對應於有缺陷字線DEFECT_WL之一位址連同用於存取半導體裝置之存取命令ACC_CMD時，同時啟動第一比較信號CMP1及第K比較信號CMPK，此乃因儲存於第一儲存單元321_1及第K儲存單元321_K中之位址與有缺陷字線DEFECT_WL之位址相同。因此，存在在胞元陣列330中同時啟動第一冗餘字線RWL1及第K冗餘字線RWLK之一問題。
圖4係圖解說明根據本發明之一例示性實施例之一半導體裝置之一方塊圖。
參考圖4，半導體裝置包括：一非揮發性儲存單元410，其用於儲存一或多個第一位址；一位址儲存單元420，其用於在一重設操作中儲存自非揮發性儲存單元410依序接收之第一位址作為第二位址STO_ADD1至STO_ADD8，而刪除與待儲存之第一位址之一當前輸入位址IN_ADD相同之先前所儲存第二位址；及一胞元陣列430，其用於在一存取操作時使用儲存於位址儲存單元420中之第二位址STO_ADD1至STO_ADD8用一或多個冗餘胞元R_CELL替換一或多個正常胞元N_CELL。
下文參考圖4闡述半導體裝置。下文闡述其中半導體裝置係一半導體記憶體裝置之一實例。
用圖4之非揮發性儲存單元410替換圖1之熔絲電路140及160，非揮發性儲存單元410儲存對應於胞元陣列430之修復資訊，例如待替換之正常胞元之位址。非揮發性儲存單元410可包括一E熔絲陣列或各種類型之非揮發性記憶體，諸如快閃記憶體及EEPROM。非揮發性儲存單元410在重設操作中將修復資訊REPAIR_INF(其係透過一傳送線TRANSFER_LINE接收且儲存於其中)輸出至位址儲存單元420。修復資訊REPAIR_INF包括第一位址，且第一位址係在重設操作中依序輸 入至位址儲存單元420。
同時，非揮發性儲存單元410可儲存用於控制一列冗餘操作之一列位址及用於控制一行冗餘操作之一行位址。為闡述半導體裝置之操作，下文中假定，在一列冗餘操作之情形中，列位址儲存於非揮發性儲存單元410中，且列位址係在重設操作中輸入至位址儲存單元420且儲存於其中作為修復資訊REPAIR_INF。下文省略行冗餘操作之一詳細說明。
位址儲存單元420在重設操作中儲存自非揮發性儲存單元410依序接收之第一位址作為第二位址STO_ADD1至STO_ADD8，且刪除先前所儲存第二位址，其與第一位址之當前輸入位址IN_ADD相同。此處，第一及第二位址可對應於列位址，且先前所儲存第二位址係指在重設操作中於當前輸入位址IN_ADD之前接收並儲存之一位址。
位址儲存單元420包括：第一至第N儲存單元421_1至421_8，其用於一對一儲存第一位址作為第二位址；及第一至第N比較單元422_1至422_8，其用於比較第二位址與輸入位址IN_ADD及一存取位址ACC_ADD中之一者且分別產生各別第一至第N比較信號CMP1至CMP8。一比較結果信號CMP_SUM係當第一至第N比較信號CMP1至CMP8中之任一者經啟動時經啟動之一信號。
當第一至第N儲存單元421_1至421_8經啟動時，其儲存第一位址之輸入位址IN_ADD。第一至第N儲存單元421_1至421_8在重設操作中經依序啟動。舉例而言，第一儲存單元421_1至第N儲存單元421_N可經依序啟動。所有第一至第N儲存單元421_1至421_8在存取操作中經去啟動。一重設信號INIT指示半導體裝置是否係在重設操作中。當半導體裝置係在重設操作中時，重設信號INIT經啟動，且當半導體裝置係在存取操作中時經去啟動。當重設信號INIT經啟動時第一至第N儲存單元421_1至421_8可經依序啟動，且當重設信號INIT經去啟動時 可經去啟動。
用於參考，第二位址STO_ADD1至STO_ADD8儲存於各別第一至第N儲存單元421_1至421_8中且自其輸出。此外，第一至第N啟用信號EN1至EN8對應於各別第一至第N儲存單元421_1至421_8，且當各別啟用信號經啟動時，第一至第N儲存單元421_1至421_8可經啟動。第一至第N啟用信號EN1至EN8可依序經啟動，使得在其中重設信號INIT已經啟動之一區段中啟動區段不彼此重疊。
在重設操作中，重設來自第一至第N儲存單元421_1至421_8當中之其中儲存與輸入位址IN_ADD相同之一位址之一儲存單元。重設儲存單元意指刪除儲存於儲存單元中之一值且儲存單元變為一初始狀態。針對此操作，當各別第一至第N比較信號CMP1至CMP8經啟動時，重設第一至第N儲存單元421_1至421_8，而不管其是否經啟動。
在重設操作中，當儲存於各別第一至第N儲存單元421_1至421_8中之第二位址與輸入位址IN_ADD相同時，第一至第N比較單元422_1至422_8啟動各別第一至第N比較信號CMP1至CMP8。在存取操作中，當儲存於各別第一至第N儲存單元421_1至421_8中之第二位址與存取位址ACC_ADD相同時，第一至第N比較單元422_1至422_8啟動各別第一至第N比較信號CMP1至CMP8。
亦即，當重設信號INIT經啟動時，第一至第N比較單元422_1至422_8比較儲存於各別第一至第N儲存單元421_1至421_8中之第二位址與輸入位址IN_ADD。當重設信號INIT經去啟動時，第一至第N比較單元422_1至422_8比較儲存於各別第一至第N儲存單元421_1至421_8中之第二位址與存取位址ACC_ADD。用於參考，存取位址ACC_ADD可係自半導體裝置之外部接收之一輸入位址或可係在半導體裝置內產生之一位址。
胞元陣列430可包括第一至第M子胞元陣列431至434(舉例而言， 圖4中圖解說明M=4)。第一至第M子胞元陣列431至434中之每一者可包括複數個正常胞元N_CELL及複數個冗餘胞元R_CELL。第一至第M子胞元陣列431至434分別包括第一至第M列控制單元431_1至434_1且分別包括第一至第M行控制單元431_2至434_2。第一至第M列控制單元431_1至434_1回應於存取命令ACC_CMD而啟動回應於存取位址ACC_ADD或比較信號CMP1至CMP8而選擇之一字線或冗餘字線，且第一至第M行控制單元431_2至434_2存取儲存於在存取操作中選擇之一位元線中之資料。下文主要闡述第一至第M列控制單元431_1至434_1之操作。取決於設計，胞元陣列430可包括一或多個子胞元陣列。用於參考，子胞元陣列可係一胞元陣列，諸如一動態隨機存取記憶體(DRAM)、靜態RAM(SRAM)或磁性RAM(MRAM)。
在存取操作中，，第一至第M列控制單元431_1至434_1在儲存於位址儲存單元420中之所有第二位址STO_ADD1至STO_ADD8與存取位址ACC_ADD不相同時啟動對應於存取位址ACC_ADD之一字線WL，且存取正常胞元N_CELL。當儲存於位址儲存單元420中之第二位址STO_ADD1至STO_ADD8中之任一者與存取位址ACC_ADD相同時，第一至第M列控制單元431_1至434_1啟動對應於來自第一至第N比較信號CMP1至CMP8(舉例而言，圖4中圖解說明N=8)當中之一經啟動比較信號之一冗餘字線RWL，且存取冗餘胞元R_CELL。此處，對應於該經啟動比較信號之冗餘胞元R_CELL係替換對應於存取位址ACC_ADD之正常胞元N_CELL之胞元。
下文中，闡述其中儲存於非揮發性儲存單元410中之第一位址假定係待替換之一字線WL之一位址、第一至第N比較信號CMP1至CMP8對應於各別第一至第N冗餘字線RWL1至RWL8且第一至第M子胞元陣列431至434中之每一者包括兩個冗餘字線之一實例。
用於參考，在半導體裝置係一半導體記憶體裝置之情形中，一 存取操作可係用於將資料寫入至一或多個正常胞元N_CELL或者一或多個冗餘胞元R_CELL中之一寫入操作、用於自一或多個正常胞元N_CELL或者一或多個冗餘胞元R_CELL讀取資料之一讀取操作及用於再新一或多個正常胞元N_CELL或者一或多個冗餘胞元R_CELL之資料之一再新操作中之一者。
在存取操作中，第一至第M子胞元陣列431至434之第一至第M列控制單元431_1至434_1在所有第一至第N比較信號CMP1至CMP8經去啟動時啟動對應於存取位址ACC_ADD之一字線WL，但在第一至第N比較信號CMP1至CMP8中之一或多者經啟動時啟動對應於一或多個經啟動比較信號之一冗餘字線。
用於參考，在圖4中，第一比較信號CMP1及第五比較信號CMP5對應於第一子胞元陣列431之第一冗餘字線RWL1及第五冗餘字線RWL5，第二比較信號CMP2及第六比較信號CMP6對應於第二子胞元陣列432之第二冗餘字線RWL2及第六冗餘字線RWL6，第三比較信號CMP3及第七比較信號CMP7對應於第三子胞元陣列433之第三冗餘字線RWL3及第七冗餘字線RWL7，且第四比較信號CMP4及第八比較信號CMP8對應於第四子胞元陣列434之第四冗餘字線RWL4及第八冗餘字線RWL8。
半導體裝置之操作可基本上劃分成(1)一重設操作及(2)一存取操作。半導體裝置之一總體操作劃分成(1)重設操作及(2)存取操作，下文予以闡述。
(1)重設操作
當重設信號INIT經啟動時，一或多個第一位址自非揮發性儲存單元410依序輸入至位址儲存單元420。第一至第N儲存單元421_1至421_8經依序啟動且第一位址之輸入位址IN_ADD儲存於經啟動儲存單元421_1至421_8中。此時，第一至第N比較單元422_1至422_8比較 儲存於對應儲存單元中之第二位址STO_ADD1至STO_ADD8與輸入位址IN_ADD且產生第一至第N比較信號CMP1至CMP8。當第一至第N比較信號CMP1至CMP8中之任一者經啟動時，重設對應於一經啟動比較信號之一儲存單元，即，刪除一所儲存位址。根據此操作，兩個或兩個以上冗餘位址不儲存於位址儲存單元420中，但冗餘位址儲存於非揮發性儲存單元410中。
(2)存取操作
當重設信號INIT經去啟動時，非揮發性儲存單元410不輸出第一位址。所有第一至第N儲存單元421_1至421_8經去啟動，且因此儲存於第一至第N儲存單元421_1至421_8中之第二位址保持不動。當接收存取位址ACC_ADD連同存取命令ACC_CMD時，第一至第N比較單元422_1至422_8比較儲存於第一至第N儲存單元421_1至421_8中之第二位址STO_ADD1至STO_ADD8與存取位址ACC_ADD，且產生第一至第N比較信號CMP1至CMP8。當所有第一至第N比較信號CMP1至CMP8經去啟動時，第一至第M列控制單元431_1至434_1回應於存取命令ACC_CMD而啟動對應於存取位址ACC_ADD之一字線WL。當第一至第N比較信號CMP1至CMP8中之任一者經啟動時，第一至第M列控制單元431_1至434_1回應於存取命令ACC_CMD而啟動對應於經啟動比較信號之一冗餘字線。用於參考，存取命令ACC_CMD可係一寫入命令、一讀取命令及一再新命令中的任一者。當比較結果信號CMP_SUM經啟動時，第一至第M列控制單元431_1至434_1不啟動字線WL。
當將來自非揮發性儲存單元410的位址儲存至位址儲存單元420時，根據例示性實施例之半導體裝置刪除位址儲存單元420中的冗餘位址，但冗餘位址儲存於非揮發性儲存單元410中。因此，不產生參考圖3所闡述之問題，此乃因冗餘位址不儲存於位址儲存單元420中。
在圖4之說明中，已闡述其中儲存於非揮發性儲存單元410中之位址係對應於一字線之一位址(即，一列位址)之一實例。然而，取決於設計，儲存於非揮發性儲存單元410中之位址可係對應於一位元線之一位址，即，一行位址。在前一情形中，半導體裝置將來自非揮發性儲存單元410之位址儲存至位址儲存單元420，且在執行一列冗餘操作時使用所儲存位址。在後一情形中，半導體裝置將來自非揮發性儲存單元410之位址儲存至位址儲存單元420且在執行一行冗餘操作時使用所儲存位址。冗餘操作係指用於用一冗餘電路替換胞元陣列430內之一有缺陷部分之一操作。
下文參考圖4來闡述根據本發明之另一實施例之一半導體裝置。
參考圖4，半導體裝置包括：非揮發性儲存單元410；第一至第N儲存單元421_1至421_8，其經依序啟動及組態以在其經啟動時儲存自非揮發性儲存單元410接收之資料；及第一至第N比較單元422_1至422_8，其經組態以比較儲存於各別第一至第N儲存單元421_1至421_8中之資料與輸入資料。
非揮發性儲存單元410將資料連續輸出至第一至第N儲存單元421_1至421_8，且輸入資料儲存於第一至第N儲存單元421_1至421_8中之一經啟動儲存單元中。回應於自第一至第N比較單元422_1至422_8輸出之第一至第N比較信號CMP1至CMP8而重設來自第一至第N儲存單元421_1至421_8當中之其中儲存與輸入資料相同之資料之一儲存單元。
輸入資料對應於參考圖4所闡述之輸入位址IN_ADD，且儲存於儲存單元中之資料對應於儲存於參考圖4所闡述之儲存單元中之第二位址STO_ADD1至STO_ADD8。半導體裝置之一詳細操作與參考圖4所闡述之詳細操作相同，且省略其一說明。
根據例示性實施例之半導體裝置在將來自非揮發性儲存單元410 之資料發送至第一至第N儲存單元421_1至421_8之一程序中刪除冗餘資料，但冗餘資料儲存於非揮發性儲存單元410中，使得冗餘資料不儲存於第一至第N儲存單元421_1至421_8中。
圖5圖解說明根據本發明之一例示性實施例之一半導體系統之一方塊圖。
如圖5中所圖解說明，該半導體系統包括一半導體裝置510及一控制器520。半導體裝置510包括：非揮發性儲存單元410，其用於儲存一或多個第一位址；位址儲存單元420，其用於回應於一重設命令INIT_CMD而儲存自非揮發性儲存單元410依序接收之第一位址作為第二位址，而刪除與待儲存之第一位址之一當前輸入位址IN_ADD相同之先前所儲存第二位址；及胞元陣列430，其用於回應於一存取命令ACC_CMD而使用儲存於位址儲存單元420中之第二位址用一或多個冗餘胞元R_CELL替換一或多個正常胞元N_CELL。在一重設操作中，控制器520將重設命令INIT_CMD輸出至半導體裝置510，且在一存取操作中，控制器520將存取命令ACC_CMD及存取位址ACC_ADD輸出至半導體裝置510。圖5之半導體裝置510進一步包括：一命令輸入單元511，其用於接收命令INIT_CMD及ACC_CMD；一位址輸入單元512，其用於接收存取位址ACC_ADD；及一模式設定單元513，其用於設定半導體裝置510之模式。
下文參考圖4及圖5來闡述半導體系統。
控制器520將重設命令INIT_CMD輸出至半導體裝置510，使得半導體裝置510執行重設操作，且將存取命令ACC_CMD、存取位址ACC_ADD及資料DATA輸出至半導體裝置510，使得半導體裝置510執行存取操作。
半導體裝置510之命令輸入單元511自控制器520接收重設命令INIT_CMD及存取命令ACC_CMD。半導體裝置510之位址輸入單元 512自控制器520接收存取位址ACC_ADD。
模式設定單元513回應於自命令輸入單元511接收之重設命令INIT_CMD及存取命令ACC_CMD而設定半導體裝置510，使得半導體裝置510執行重設操作或存取操作。模式設定單元513可回應於重設命令INIT_CMD而啟動一重設信號INIT且可回應於存取命令ACC_CMD而去啟動該重設信號INIT。
當執行重設操作及存取操作時，半導體裝置510之操作與參考圖4所闡述之操作相同，且省略其一說明。
圖6圖解說明根據本發明之另一例示性實施例之一半導體裝置之一方塊圖。
如圖6中所圖解說明，半導體裝置包括：一非揮發性儲存單元610，其用於儲存一或多個第一位址；一位址儲存單元620，其用於在一重設操作中儲存自非揮發性儲存單元610依序接收之第一位址作為第二位址STO_ADD1至STO_ADD8，而當先前所儲存第二位址中之任一者與第一位址之一當前輸入位址IN_ADD相同時不儲存該輸入位址IN_ADD；及一胞元陣列630，其用於在一存取操作中使用儲存於位址儲存單元620中之第二位址STO_ADD1至STO_ADD8用一或多個冗餘胞元R_CELL替換一或多個正常胞元N_CELL。
下文參考圖6來闡述半導體裝置。
用非揮發性儲存單元610替換圖1之熔絲電路140及160。對應於胞元陣列630之修復資訊(例如，待替換之正常胞元之位址)儲存於非揮發性儲存單元610中。非揮發性儲存單元610可包括一E熔絲陣列或各種類型之非揮發性記憶體，諸如快閃記憶體及EEPROM。非揮發性儲存單元610在重設操作中將透過一傳送線TRANSFER_LINE接收之修復資訊REPAIR_INF輸出至位址儲存單元620。修復資訊REPAIR_INF包括第一位址，且第一位址係在重設操作中依序輸入至 位址儲存單元620。
同時，非揮發性儲存單元610可儲存用於控制一列冗餘操作之一列位址及用於控制一行冗餘操作之一行位址兩者。舉例而言，在一列冗餘操作之情形中，為闡述半導體裝置之操作，假定列位址儲存於非揮發性儲存單元610中且在重設操作中列位址輸入至位址儲存單元620並儲存於其中作為修復資訊REPAIR_INF。下文省略行冗餘操作之一詳細說明。
在重設操作中，位址儲存單元620儲存自非揮發性儲存單元610依序接收之第一位址作為第二位址STO_ADD1至STO_ADD8，但當先前所儲存第二位址中之任一者與當前輸入位址IN_ADD相同時不儲存當前輸入位址IN_ADD。此處，第一及第二位址可對應於列位址，且先前所儲存第二位址係指在重設操作中於當前輸入位址IN_ADD之前接收並儲存之一位址。
位址儲存單元620包括：第一至第N儲存單元621_1至621_8，其用於一對一儲存第一位址作為第二位址；及第一至第N比較單元622_1至622_8，其用於比較第二位址與輸入位址IN_ADD及存取位址ACC_ADD中之一者且分別產生第一至第N比較信號CMP1至CMP8。
當第一至第N儲存單元621_1至621_8經啟動時，其儲存輸入位址IN_ADD。第一至第N儲存單元621_1至621_8在重設操作中經依序啟動。舉例而言，第一儲存單元621_1至第N儲存單元621_N可經依序啟動。所有第一至第N儲存單元621_1至621_8在存取操作中經去啟動。一重設信號INIT指示半導體裝置是否係在一重設操作中。當半導體裝置係在重設操作中時，重設信號INIT經啟動，且當半導體裝置係在存取操作中時經去啟動。當重設信號INIT經啟動時第一至第N儲存單元621_1至621_8可經依序啟動，且當重設信號INIT經去啟動時可經去啟動。
用於參考，第二位址STO_ADD1至STO_ADD8及第一至第N啟用信號EN1至EN8之一說明與參考圖4所給出之說明相同。
在重設操作中，當其中儲存與輸入位址IN_ADD相同之一位址之一儲存單元存在於第一至第N儲存單元621_1至621_8中時，一經啟動儲存單元不儲存輸入位址IN_ADD。針對此操作，第一至第N儲存單元421_1至421_8不儲存輸入位址IN_ADD，但當一比較結果信號CMP_SUM經啟動時其經啟動。當第一至第N比較信號CMP1至CMP8中之任一者經啟動時，比較結果信號CMP_SUM經啟動。
第一至第N比較單元622_1至622_8及胞元陣列630之構造及操作與圖4之第一至第N比較單元422_1至422_8及胞元陣列430之構造及操作相同，且省略其一說明。
半導體裝置之操作可基本上劃分成(1)一重設操作及(2)一存取操作。半導體裝置之一總體操作劃分成(1)重設操作及(2)存取操作，下文予以闡述。
(1)重設操作
當重設信號INIT經啟動時，一或多個第一位址自非揮發性儲存單元610依序輸入至位址儲存單元620。第一至第N儲存單元621_1至621_8經依序啟動，且第一位址之輸入位址IN_ADD儲存於經啟動儲存單元中。此時，第一至第N比較單元622_1至622_8比較儲存於對應儲存單元中之第二位址STO_ADD1至STO_ADD8與輸入位址IN_ADD且產生第一至第N比較信號CMP1至CMP8。當第一至第N比較信號CMP1至CMP8中之任一者經啟動時，對應於一經啟動比較信號之一儲存單元不儲存輸入位址IN_ADD。根據此操作，兩個或兩個以上冗餘位址不儲存於位址儲存單元620中，但該等冗餘位址儲存於非揮發性儲存單元610中。
(2)存取操作
在一存取操作中，半導體裝置像參考圖4所闡述的那樣操作。
當將來自非揮發性儲存單元610之位址儲存至位址儲存單元620時，根據例示性實施例之半導體裝置不將冗餘位址儲存於位址儲存單元620中，但冗餘位址儲存於非揮發性儲存單元610中。因此，不產生參考圖3所闡述之問題，此乃因冗餘位址不儲存於位址儲存單元620中。
在圖6之說明中，已闡述其中儲存於非揮發性儲存單元610中之位址係對應於一字線之一位址(即，一列位址)之一實例。然而，儲存於非揮發性儲存單元610中之位址可係對應於一位元線之一位址，即，一行位址。在前一情形中，半導體裝置將來自非揮發性儲存單元610之位址儲存至位址儲存單元620，且在執行一列冗餘操作時使用所儲存位址。在後一情形中，半導體裝置將來自非揮發性儲存單元610之位址儲存至位址儲存單元620且在執行一行冗餘操作時使用所儲存位址。
下文參考圖6來闡述根據本發明之另一實施例之半導體裝置。
參考圖6，半導體裝置包括：非揮發性儲存單元610；第一至第N儲存單元621_1至621_8，其經依序啟動及組態以在經啟動時儲存自非揮發性儲存單元610接收之輸入資料；及第一至第N比較單元622_1至622_8，其經組態以比較儲存於各別第一至第N儲存單元621_1至621_8中之資料與輸入資料。
非揮發性儲存單元610將資料連續輸出至第一至第N儲存單元621_1至621_8，且輸入資料儲存於第一至第N儲存單元621_1至621_8中之一經啟動儲存單元中。當第一至第N比較信號CMP1至CMP8中之任一者經啟動以便啟動比較結果信號CMP_SUM時，第一至第N儲存單元421_1至421_8不儲存輸入資料，但其經啟動。
輸入資料對應於參考圖6所闡述之輸入位址IN_ADD，且儲存於 儲存單元中之資料對應於儲存於參考圖6所闡述之儲存單元中之第二位址STO_ADD1至STO_ADD8。半導體裝置之一詳細操作與參考圖6所闡述之詳細操作相同。
根據例示性實施例之半導體裝置在將來自非揮發性儲存單元610之資料發送至第一至第N儲存單元621_1至621_8之一程序中僅將冗餘資料儲存一次，但冗餘資料儲存於非揮發性儲存單元610中，使得冗餘資料不儲存於第一至第N儲存單元621_1至621_8中。
圖7圖解說明根據本發明之另一例示性實施例之一半導體系統之一方塊圖。
如圖7中所圖解說明，該半導體系統包括一半導體裝置710及一控制器720。半導體裝置710包括：非揮發性儲存單元610，其用於儲存一或多個第一位址；位址儲存單元620，其用於回應於一重設命令INIT_CMD而儲存自非揮發性儲存單元610依序接收之第一位址作為第二位址，而當先前所儲存第二位址中之任一者與第一位址之一當前輸入位址IN_ADD相同時不儲存該當前輸入位址IN_ADD；及胞元陣列630，其用於回應於存取命令ACC_CMD而使用儲存於位址儲存單元620中之第二位址用一或多個冗餘胞元R_CELL替換一或多個正常胞元N_CELL。在一重設操作中，控制器720將重設命令INIT_CMD輸出至半導體裝置710，且在一存取操作中，控制器720將存取命令ACC_CMD及存取位址ACC_ADD輸出至半導體裝置710。圖7之半導體裝置710進一步包括：一命令輸入單元711，其用於接收命令INIT_CMD及ACC_CMD；一位址輸入單元712，其用於接收存取位址ACC_ADD；及一模式設定單元713，其用於設定半導體裝置710之模式。
下文參考圖6及圖7來闡述半導體系統。
控制器720將重設命令INIT_CMD輸出至半導體裝置710，使得半 導體裝置710執行重設操作，且將存取命令ACC_CMD、存取位址ACC_ADD及資料DATA輸出至半導體裝置710，使得半導體裝置710執行存取操作。
半導體裝置710之命令輸入單元711自控制器720接收重設命令INIT_CMD及存取命令ACC_CMD。半導體裝置710之位址輸入單元712自控制器720接收存取位址ACC_ADD。
模式設定單元713回應於輸入至命令輸入單元711之重設命令INIT_CMD及存取命令ACC_CMD而設定半導體裝置710之模式，使得半導體裝置710執行重設操作或存取操作。模式設定單元713可回應於重設命令INIT_CMD而啟動一重設信號INIT且可回應於存取命令ACC_CMD而去啟動該重設信號INIT。
當執行重設操作及存取操作時，半導體裝置710之操作與參考圖6所闡述之操作相同，且省略其一說明。
根據本發明之一例示性實施例，當資料/位址自半導體裝置之非揮發性儲存單元傳送至半導體裝置之儲存單元時，冗餘資料/位址僅儲存一次。因此，儘管冗餘資料/位址儲存於非揮發性儲存單元中，但冗餘資料/位址不儲存於儲存單元中。
雖然已關於具體實施例闡述了本發明，但熟習此項技術者將明瞭，可在不背離如以下申請專利範圍中所界定之本發明之精神及範疇之情況下做出各種改變及修改。
410‧‧‧非揮發性儲存單元
420‧‧‧位址儲存單元
421_1-421_8‧‧‧第一至第N儲存單元
422_1-422_8‧‧‧第一至第N比較單元
430‧‧‧胞元陣列
431‧‧‧第一子胞元陣列
431_1-434_1‧‧‧第一至第M列控制單元
431_2-434_2‧‧‧第一至第M行控制單元
432‧‧‧第二子胞元陣列
433‧‧‧第三子胞元陣列
434‧‧‧第四子胞元陣列
ACC_CMD‧‧‧存取命令
ACC_ADD‧‧‧存取位址
BL‧‧‧位元線
CMP_SUM‧‧‧比較結果信號
CMP1‧‧‧第一比較信號
CMP2‧‧‧第三比較信號
CMP3‧‧‧第三比較信號
CMP4‧‧‧第四比較信號
CMP5‧‧‧第五比較信號
CMP6‧‧‧第六比較信號
CMP7‧‧‧第七比較信號
CMP8‧‧‧第八比較信號
EN1-EN8‧‧‧第一至第N啟用信號
IN_ADD‧‧‧當前輸入位址/輸入位址
INIT‧‧‧重設信號
N_CELL‧‧‧正常胞元
R_CELL‧‧‧冗餘胞元
RWL1‧‧‧第一冗餘字線
RWL2‧‧‧第三冗餘字線
RWL3‧‧‧第三冗餘字線
RWL4‧‧‧第四冗餘字線
RWL5‧‧‧第五冗餘字線
RWL6‧‧‧第六冗餘字線
RWL7‧‧‧第七冗餘字線
RWL8‧‧‧第八冗餘字線
REPAIR_INF‧‧‧修復資訊
STO_ADD1-STO_ADD8‧‧‧第二位址
TRANSFER_LINE‧‧‧傳送線
WL‧‧‧字線

Claims (18)

  1. 一種半導體裝置，其包含：一非揮發性儲存單元，其適合儲存一或多個第一位址；一位址儲存單元，其適合在一重設操作中儲存自該非揮發性儲存單元依序接收之該等第一位址作為第二位址，且刪除與該等第一位址之一輸入位址相同之先前所儲存的第二位址；及一胞元陣列，其適合在一存取操作中基於該等第二位址用一或多個冗餘胞元來替換一或多個正常胞元。
  2. 如請求項1之半導體裝置，其中在該存取操作中，當所有該等第二位址與一存取位址不相同時，該胞元陣列存取對應於該存取位址之該等正常胞元，且當該等第二位址中之任一者與該存取位址相同時，該胞元陣列存取替換對應於該存取位址之該等正常胞元之該等冗餘胞元。
  3. 如請求項1之半導體裝置，其中該位址儲存單元包含：第一至第N儲存單元，其各自適合儲存該等第二位址中之一者；及第一至第N比較單元，其適合比較該等第二位址與該輸入位址及一存取位址中之一者且產生各別第一至第N比較信號。
  4. 如請求項3之半導體裝置，其中在該重設操作中，該等第一至第N儲存單元經依序啟動，且該輸入位址係儲存於該等第一至第N儲存單元中之一經啟動儲存單元中。
  5. 如請求項4之半導體裝置，其中在該重設操作中，當該輸入位址與該等第二位址相同時，該等第一至第N比較單元啟動該等各別第一至第N比較信號，且來自該等第一至第N儲存單元當中之對應於一經啟動比較信號之一儲存單元經重設。
  6. 如請求項3之半導體裝置，其中在該存取操作中，所有該等第一至第N儲存單元經去啟動，且當該等第二位址與該存取位址相同時，該等第一至第N比較單元啟動該等各別第一至第N比較信號。
  7. 如請求項6之半導體裝置，其中當該等第一至第N比較信號中之任一者經啟動時，該胞元陣列存取對應於該等第一至第N比較信號中之一經啟動比較信號之該等冗餘胞元，但當所有該等第一至第N比較信號經去啟動時，則存取對應於該存取位址之該等正常胞元。
  8. 如請求項6之半導體裝置，其中該胞元陣列包含：第一至第M子胞元陣列，其對應於該等第一至第N儲存單元中之一或多者，每一子胞元陣列包括複數個正常胞元及複數個冗餘胞元。
  9. 如請求項8之半導體裝置，其中在該存取操作中，當來自該等第一至第N比較信號當中之對應於每一子胞元陣列之一比較信號經啟動時，該等第一至第M子胞元陣列中之每一者存取包括於每一子胞元陣列中之該等冗餘胞元，但當所有該等第一至第N比較信號經去啟動時，該等第一至第M子胞元陣列中之每一者回應於該存取位址而存取包括於每一子胞元陣列中之該等正常胞元。
  10. 如請求項1之半導體裝置，其中，當該半導體裝置係一半導體記憶體裝置時，該存取操作係用於將資料寫入至該等正常胞元或該等冗餘胞元中之一寫入操作、用於自該等正常胞元或該等冗餘胞元讀取該資料之一讀取操作，及用於再新該等正常胞元或該等冗餘胞元之該資料之一再新操作中之一者。
  11. 如請求項1之半導體裝置，其中：該非揮發性儲存單元包含一E熔絲陣列，且 該胞元陣列包含一動態隨機存取記憶體(DRAM)胞元陣列。
  12. 一種半導體裝置，其包含：一非揮發性儲存單元；第一至第N儲存單元，其經依序啟動且適合當該等第一至第N儲存單元經啟動時儲存自該非揮發性儲存單元接收之輸入資料；及第一至第N比較單元，其適合比較儲存於該等各別第一至第N儲存單元中之資料與該輸入資料，其中基於該等第一至第N比較單元之一比較結果而重設來自該等第一至第N儲存單元當中之儲存與該輸入資料相同之資料之一儲存單元。
  13. 如請求項12之半導體裝置，其中該非揮發性儲存單元將資料連續輸出至該等第一至第N儲存單元。
  14. 一種半導體裝置，其包含：一非揮發性儲存單元，其適合儲存一或多個第一位址；一位址儲存單元，其適合在一重設操作中儲存自該非揮發性儲存單元依序接收之該等第一位址，而當該等先前所儲存第二位址中之任一者與該等第一位址之一輸入位址相同時則不儲存該輸入位址；及一胞元陣列，其適合在一存取操作中基於該等第二位址用一或多個冗餘胞元來替換一或多個正常胞元。
  15. 如請求項14之半導體裝置，其中在該存取操作中，當所有該等第二位址與一存取位址相同時，該胞元陣列存取對應於該存取位址之該等正常胞元，且當該等第二位址中之任一者與該存取位址相同時，該胞元陣列存取替換對應於該存取位址之該等正常胞元之該等冗餘胞元。
  16. 如請求項14之半導體裝置，其中該位址儲存單元包含：第一至第N儲存單元，其各自適合儲存該等第二位址中之一者；及第一至第N比較單元，其適合比較該等第二位址與該輸入位址及一存取位址中之一者，且產生各別第一至第N比較信號。
  17. 如請求項16之半導體裝置，其中在該重設操作中，該等第一至第N儲存單元經依序啟動，且該輸入位址係儲存於該等第一至第N儲存單元中之一經啟動儲存單元中。
  18. 如請求項17之半導體裝置，其中在該重設操作中，當該輸入位址與該等第二位址相同時，該等第一至第N比較單元啟動該等各別第一至第N比較信號，且來自該等第一至第N儲存單元當中之對應於一經啟動比較信號之一儲存單元不儲存該輸入位址。
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