CN117176134A - 一种复用引脚的修调电路及修调方法 - Google Patents

Abstract

本文提供了一种复用引脚的修调电路及修调方法，包括：第一叠加电路通过修调芯片的电源输入引脚与分离电路电连接；第一叠加电路，用于接收并将电源信号与FPGA发送的数据信号进行叠加，得到第一融合信号；分离电路，用于将第一融合信号分离，得到数据信号以及电源信号；电源信号用于对熔丝修调电路、分离电路以及控制电路供电；控制电路，用于将数据信号进行译码后发送至修调芯片内的熔丝修调电路，可以实现通过修调芯片的电源输入引脚发送至所述修调芯片的内部，令修调芯片内的分离电路将第一融合信号进行分离，得到数据信号，修调芯片内的控制电路将数据信号解析后发送至熔丝修调电路，以使所述熔丝修调电路进行熔丝修调。

Description

一种复用引脚的修调电路及修调方法

技术领域

本发明涉及集成电路技术领域，尤其是一种复用引脚的修调电路及修调方法。

背景技术

针对高精度基准、运放和AD等模拟集成电路设计，其电路参数精度要求很高，所以一般都在封装后对芯片进行修调，且需要回读修调结果，通常做法是使用芯片中的数据引脚进行熔丝修调的数据写入和读出。由于使用数据引脚进行熔丝的修调会导致数据引脚同时连接修调芯片中的功能电路以及修调电路，易造成芯片在使用中的不稳定。

发明内容

针对现有技术的上述问题，本文的目的在于，提供一种复用引脚的修调电路及修调方法，以解决现有技术中使用数据引脚导致芯片不稳定的问题。

为了解决上述技术问题，本文的具体技术方案如下：

一方面，本文提供一种复用引脚的修调电路，包括：第一叠加电路和修调芯片，所述修调芯片包括分离电路以及控制电路，所述第一叠加电路通过所述修调芯片的电源输入引脚与所述分离电路电连接；

所述第一叠加电路，用于接收并将电源信号与FPGA发送的数据信号进行叠加，得到第一融合信号；

所述分离电路，用于将所述第一融合信号分离，得到所述数据信号以及所述电源信号；所述电源信号用于对熔丝修调电路、所述分离电路以及所述控制电路供电；

所述控制电路，用于将所述数据信号进行译码后发送至所述修调芯片内的熔丝修调电路。

作为本文的一个实施例，还包括状态检测电路以及第二叠加电路；所述状态检测电路分别与所述分离电路和第二叠加电路电连接；

状态检测电路，用于检测所述数据信号的标志位，若标志位为第一类标志位，则关闭所述第二叠加电路；若标志位为第二类标志位，则开启所述第二叠加电路；

所述第二叠加电路，用于接收所述熔丝修调电路的回读数据，并与所述电源信号进行叠加得到第二融合信号，通过所述电源输入引脚发送至所述FPGA。

作为本文的一个实施例，所述第一叠加电路包括第一反相器、MN1、电阻R1和电阻R2；

所述第一反相器的输入端接收所述FPGA发送的所述数据信号，所述第一反相器的输出端与所述MN1的栅极相连；

所述MN1的源极通过所述电阻R2接地；

所述MN1的漏极通过所述电阻R1接收所述电源信号，所述MN1的漏极与所述电源输入引脚相连。

作为本文的一个实施例，所述第一叠加电路包括开关、振荡电路、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9和第一运算放大器；

所述振荡电路通过所述开关接收所述电源信号，所述开关接收所述数据信号进行导通/截止；所述振荡电路，用于在所述开关导通时，输出振荡信号；

所述振荡信号通过所述电阻R3发送至所述第一运算放大器的正向输入端；

所述电阻R4设于所述第一运算放大器的正向输入端与地之间；

所述电阻R6与所述电阻R7之间串联，所述电源信号通过所述电阻R6以及所述电阻R7接地；

所述电阻R5设于所述电阻R6与所述电阻R7相连处，以及所述第一运算放大器的正向输入端之间；

所述第一运算放大器的输出端通过所述电阻R8和所述电阻R9接地，所述电阻R8和所述电阻R9相连处与所述第一运算放大器的反向输入端相连；

所述第一运算放大器的输出端与所述电源输入引脚相连。

作为本文的一个实施例，所述分离电路包括第一比较器；

所述第一比较器的正向输入端接收所述第一融合信号，反向输入端接收参考电压；

所述第一比较器比较所述第一融合信号以及所述参考电压，当所述第一融合信号大于所述参考电压时，所述第一比较器的输出端输出高电平的所述数据信号；当所述第一融合信号小于所述参考电压时，所述第一比较器的输出端输出低电平的所述数据信号。

作为本文的一个实施例，所述分离电路包括第二反相器、第二运算放大器和第二比较器；

第二运算放大器的正向输入端接收所述第一融合信号；

所述第二反相器的输入端接收所述第一融合信号，所述第二反相器的输出端与所述第二运算放大器的反向输入端相连；

所述第二运算放大器的输出端与所述第二比较器的输入端相连，所述第二比较器的输出端输出不同电平的所述数据信号。

作为本文的一个实施例，所述第二比较器包括MP3、MP4、MP5、MP6、MP7、MP8、MP9、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11和MN12；

所述MP3、所述MP4、所述MP5、所述MP6、所述MP7、所述MP8和所述MP9的源极均接收所述电源信号；

所述MN8、所述MN9、所述MN10、所述MN11和所述MN12的源极均接地；

所述MP3的栅极与其漏极对接，所述MP3的栅极与所述MP4的栅极相连；

所述MP4的漏极与所述MP5的漏极相连，所述MP5的栅极与其漏极对接，所述MP5的栅极与所述MP6的栅极以及所述MP9的栅极相连；

所述MP7的漏极、MP7的栅极分别与所述MP8的栅极相连；

所述MP3的漏极分别与所述MN4以及所述MN5的漏极相连，所述MP5的漏极分别与所述MN6以及所述MN7的漏极相连；

所述MP7的漏极与所述MN10的漏极相连，所述MP8的漏极与所述MN11的漏极相连，所述MP9的漏极与所述MN12的漏极相连；

所述MN4的栅极以及所述MN7的栅极均与所述第二比较器的正向输入端相连，所述MN5的栅极以及所述MN6的栅极均与所述第二比较器的反向输入端相连；

所述MN4的源极与所述MN8的漏极相连，所述MN8的栅极接收BIA1；

所述MN5的源极与所述MN9的漏极相连，所述MN9的栅极接收BIA2；

所述MN10的栅极接收所述BIA2；

所述MN11的栅极与所述MN12的栅极相连，所述MN11的栅极与其漏极相连；

所述MP9的漏极输出所述数据信号。

作为本文的一个实施例，还包括：逻辑控制电路；

所述逻辑控制电路，用于根据所述融合信号调整所述修调芯片的状态，若所述融合信号中包含数据信号，则使能分离电路、第二叠加电路、状态检测电路、控制电路以及熔丝修调电路；

若所述融合信号中不包含数据信号，则使能所述修调芯片内的功能电路。

另一方面，本文还提供一种复用引脚的修调电路的修调方法，包括：

通过FPGA向第一叠加电路发送数据信号，以使所述第一叠加电路将所述数据信号与电源信号叠加，得到第一融合信号；

所述第一融合信号通过修调芯片的电源输入引脚输入至所述修调芯片；

所述修调芯片内的分离电路接收所述第一融合信号后进行分离，得到所述数据信号并发送至控制电路；

所述控制电路将所述数据信号进行译码后发送至熔丝修调电路，以使所述熔丝修调电路进行熔丝修调。

作为本文的一个实施例，在所述控制电路将所述数据信号进行译码后发送至熔丝修调电路之后，还包括：

所述控制电路接收所述熔丝修调电路的回读数据，并发送至第二叠加电路；

所述第二叠加电路将所述回读数据与所述电源信号叠加得到第二融合信号，并将所述第二融合信号通过所述修调芯片的电源输入引脚发送至所述FPGA，以使所述FPGA读取所述修调芯片内熔丝的修调状态。

采用上述技术方案，通过第一叠加电路可以将电源信号与数据信号进行叠加，得到第一融合信号，然后通过修调芯片的电源输入引脚发送至所述修调芯片的内部，令修调芯片内的分离电路将第一融合信号进行分离，得到数据信号，修调芯片内的控制电路将数据信号解析后发送至熔丝修调电路，以使所述熔丝修调电路进行熔丝修调。

为让本文的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本文实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本文的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本文实施例一种复用引脚的修调电路示意图；

图2示出了本文实施例第一叠加电路的第一示意图；

图3示出了本文实施例第一叠加电路的第二示意图；

图4示出了本文实施例振荡电路的第一示意图；

图5示出了本文实施例振荡电路的第二示意图；

图6示出了本文实施例分离电路的第一示意图；

图7示出了本文实施例分离电路的第二示意图；

图8示出了本文实施例第二比较器示意图；

图9示出了本文实施例熔丝修调电路示意图；

图10示出了本文实施例具有第二叠加电路的修调电路示意图；

图11示出了本文实施例具有逻辑控制电路的修调电路示意图；

图12示出了本文实施例一种复用引脚的修调电路的修调方法的步骤示意图；

图13示出了本文实施例第一叠加电路的第二示意图以及分离电路的第二示意图对应的时序图。

附图符号说明：

1、第一叠加电路；

11、第一反相器；

12、开关；

13、振荡电路；

14、第一运算放大器；

2、修调芯片；

3、分离电路；

31、第一比较器；

32、第二反相器；

33、第二运算放大器；

34、第二比较器；

4、控制电路；

5、电源输入引脚；

6、熔丝修调电路；

7、状态检测电路；

8、第二叠加电路；

9、逻辑控制电路。

具体实施方式

下面将结合本文实施例中的附图，对本文实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本文一部分实施例，而不是全部的实施例。基于本文中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本文保护的范围。

需要说明的是，本文的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本文的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中，MN为N型MOS管，MP为P型MOS管。

如图1所示的一种复用引脚的修调电路示意图，其包括：第一叠加电路1和修调芯片2，所述修调芯片2包括分离电路3、控制电路4以及熔丝修调电路6，所述第一叠加电路1通过所述修调芯片2的电源输入引脚5与所述分离电路3电连接；

所述第一叠加电路1，用于接收并将电源信号与FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)发送的数据信号进行叠加，得到第一融合信号；

所述分离电路3，用于将所述第一融合信号分离，得到所述数据信号以及所述电源信号；所述电源信号用于对所述分离电路3、控制电路4、以及所述熔丝修调电路6供电；

所述控制电路4，用于将所述数据信号进行译码后发送至所述修调芯片2内的熔丝修调电路6。

采用上述技术方案，通过第一叠加电路1可以将电源信号与数据信号进行叠加，得到第一融合信号，然后通过修调芯片2的电源输入引脚5发送至所述修调芯片2的内部，令修调芯片2内的分离电路3将第一融合信号进行分离，得到数据信号，修调芯片2内的控制电路4接收数据信号并按照约定协议恢复时钟和数据，然后按照约定的命令格式控制熔丝修调电路6进行熔丝修调。

在本文中，第一叠加电路1设于修调芯片2外部。由于在芯片生产时，待修调的芯片数量较多，因此可以生产与修调芯片2数量不一致的第一叠加电路1，通过这种方式可以降低修调成本。例如修调芯片2的数量为十个，那么第一叠加电路1的数量可以为一个、两个或三个等。本文对此不做限定。

在本文中数据信号分为读数据和写数据，首先，本文先介绍写数据过程，数据信号为数据帧形式，其具体格式可以为0111xxxxxyyyyyyyyz，其中x代表5bit地址，y代表8bit数据，z为校验和；0111为具体的标志位，在本文中若标志位为0111，则该标志位为第一类标志位，其对应为写数据；若标志位为0110，则该标志位为第二类标志位，其对应为读数据。

在本文中，电源信号可以为3.3V、5V或12V等，本文对此不做限定。

在本文中，第一叠加电路1可以将电源信号与数据信号进行叠加，例如本文中数据信号为高电平时对应电平为3.3V，其为低电平时对应电平为0V，电源信号为5V，那么第一叠加电路1将高电平的数据信号与电源信号叠加后，得到8.3V的第一融合信号；第一叠加电路1将低电平的数据信号与电源信号叠加后，得到5.0V的第一融合信号。当然本领域技术人员可以根据需要调整数据信号和电源信号的幅值，本文对此不做限定。

在本文中，分离电路3通过修调芯片2的电源输入引脚5与第一叠加电路1相连。通过这种方式，避免采用修调芯片2的数据引脚接收第一叠加电路1发送的第一融合信号，可以保护修调芯片2内的功能电路不受影响，提升了修调芯片2的稳定性。在本文中，功能电路主要执行修调芯片2的核心功能，例如修调芯片2为比较芯片，则功能电路为执行比较功能的电路，若修调芯片2为隔离运算放大器芯片，则功能电路为执行隔离放大功能的电路。此外，分离电路3可以在修调芯片2内部将第一融合信号进行分解，得到数据信号以及电源信号，其中，电源信号可以对修调芯片2内所有非功能电路进行供电。

在本文中控制电路4主要用于将第一叠加电路1发送的数据信号进行译码。具体的，控制电路4接收写数据帧的脉冲并按照约定协议恢复时钟和数据信号，然后按照约定的命令格式进行熔丝修调或寄存器测试。

应理解熔丝修调和寄存器测试的区别仅仅在于数据帧中的地址位不同，协议规定某些地址为寄存器测试，其他地址为熔丝修调。

所述控制电路4的控制熔丝包括start熔丝、sel熔丝、stop熔丝。所述控制电路4中的start熔丝表明开始修调，sel熔丝用于控制回读的是熔丝修调结果还是调试状态，stop熔丝表明修调结束并进入修调功能关闭状态。

在本文中，熔丝修调电路6主要执行熔丝修调以及熔丝状态读取。

如图2所示的第一叠加电路的第一示意图，第一叠加电路1包括：第一反相器11、MN1、电阻R1和电阻R2；

所述第一反相器11的输入端接收所述FPGA发送的所述数据信号，所述第一反相器11的输出端与所述MN1的栅极相连；

所述MN1的源极通过所述电阻R2接地；

所述MN1的漏极通过所述电阻R1接收所述电源信号，所述MN1的漏极与所述电源输入引脚5相连。

FPGA生成的数据信号经过第一反相器11作用在MN1的栅极，MN1的源极经电阻R2接地，MN1的漏极经电阻R1接电源信号VDD。电源信号VDD输出的电压值为V1，当FPGA输出数据为1时，MN1断开，电源输入引脚5输入电压为V1；当FPGA输出数据为0时，MN1闭合，电源输入引脚5输入电压为V2，V2＝V1*R1/(R1+R2)，V1和V2的幅值差为x(x可为1V)；由此将信号和电源叠加在一起。

如图3所示的第一叠加电路的第二示意图，第一叠加电路1包括：所述第一叠加电路1包括开关12、振荡电路13、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9和第一运算放大器14；

所述振荡电路13通过所述开关12接收所述电源信号，所述开关12接收所述数据信号进行导通/截止；所述振荡电路13，用于在所述开关12导通时，输出振荡信号；

所述振荡信号通过所述电阻R3发送至所述第一运算放大器14的正向输入端；

所述电阻R4设于所述第一运算放大器14的正向输入端与地之间；

所述电阻R6与所述电阻R7之间串联，所述电源信号通过所述电阻R6以及所述电阻R7接地；

所述电阻R5设于所述电阻R6与所述电阻R7相连处，以及所述第一运算放大器14的正向输入端之间；

所述第一运算放大器14的输出端通过所述电阻R8和所述电阻R9接地，所述电阻R8和所述电阻R9相连处与所述第一运算放大器14的反向输入端相连；

所述第一运算放大器14的输出端与所述电源输入引脚5相连。

本文提供了两种振荡电路13方案。FPGA生成的数据信号经开关12在振荡电路13上，当FPGA输出数据为0时，开关12断开，振荡电路13不工作，A点电压为0。电源信号VDD输出的电压值为V3，B点电压V4＝V3*R1/(R1+R2)。A和B两点电压经第一运算放大器14叠加后得到直流电压V4，电源输入引脚5输入电压为V4。

当FPGA输出数据为1时，开关12闭合，振荡电路13工作，A点为振荡电压V5，A和B两点电压经运算放大器叠加后得到振荡电压V6＝V4+V5，电源输入引脚5输入电压为V6。由此将数据信号和电源信号叠加在一起。

如图4所示的振荡电路的第一示意图，所述振荡电路13包括：MP1、MP2、MN2、MN3、电感L1和电容C1；

所述MP1以及所述MP2的源极均通过所述开关12接收所述电源信号；

所述MP1的栅极与所述MP2的漏极相连，所述MP2的漏极与所述MP1的栅极相连

所述电感L1的两端设于所述MP1的漏极以及所述MP2的漏极之间；

所述电容C1的两端与所述电感L1的两端电连接；

所述MN2的漏极以及所述MN3的漏极分别与所述电容C1的两端电连接；

所述MN2以及所述MN3的源极接地；

所述MN2的栅极与所述MN3的漏极相连，所述MN3的栅极与所述MN2的漏极相连；

所述MP2的漏极输出所述振荡信号至所述电阻R3。

如图5所示的振荡电路的第二示意图，所述振荡电路13包括MN4、MN5、电容C2、电感L2；

所述电容C2的两端与所述电感L2的两端电连接；

所述电感L2的中心抽头处通过开关12管接收所述电源信号；

所述MN4的漏极以及所述MN5的漏极分别与所述电容C2的两端相连；

所述MN4以及所述MN5的源极均接地；

所述MN4的栅极与所述MN5的漏极相连，所述MN5的栅极与所述MN4的漏极相连；

所述MN5的漏极输出所述振荡信号至所述电阻R3。

如图6所示的分离电路的第一示意图，所述分离电路3包括第一比较器31；

所述第一比较器31的正向输入端接收所述第一融合信号，反向输入端接收参考电压；

所述第一比较器31比较所述第一融合信号以及所述参考电压，当所述第一融合信号大于所述参考电压时，所述第一比较器31的输出端输出高电平的所述数据信号；当所述第一融合信号小于所述参考电压时，所述第一比较器31的输出端输出低电平的所述数据信号。

将电源输入引脚5接收到的第一融合信号加入第一比较器31的正向输入端，比较器的反向输入端接参考电压Vref，Vref＝V2+x/2；当接收信号幅值大于Vref时第一比较器31输出“1”；当接收信号幅值小于Vref时第一比较器31输出“0”，由此，第一比较器31将接收到的信号分离出来。

进一步的，应理解，第一融合信号经过整形滤波后可得到电源信号。

如图7所示的分离电路的第二示意图，所述分离电路3包括第二反相器32、第二运算放大器33和第二比较器34；

第二运算放大器33的正向输入端接收所述第一融合信号；

所述第二反相器32的输入端接收所述第一融合信号，所述第二反相器32的输出端与所述第二运算放大器33的反向输入端相连；

所述第二运算放大器33的输出端与所述第二比较器34的输入端相连，所述第二比较器34的输出端输出不同电平的所述数据信号。

将电源输入引脚5接收到的信号加入第二运算放大器33正向输入端，将电源输入引脚5接收到的信号经过第二反相器32取反后加入第二运算放大器33反向输入端，第二运算放大器33的低频增益为0，因此经过第二运算放大器33后仅有振荡电压被放大。放大后的振荡电压经过第二比较器34输出“1”；直流电压经过第二比较器34输出“0”，由此，将接收到的信号分离出来。

如图13所示的第一叠加电路的第二示意图及分离电路的第二示意图对应的时序图，在图中C信号为图3中C点信号，即：振荡器的输出信号，D信号为第一融合信号，比较器输出信号为分离电路最终得到的数字信号。

如图8所示的第二比较器示意图，所述第二比较器34包括MP3、MP4、MP5、MP6、MP7、MP8、MP9、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11和MN12；

所述MP3、所述MP4、所述MP5、所述MP6、所述MP7、所述MP8和所述MP9的源极均接收所述电源信号；

所述MN8、所述MN9、所述MN10、所述MN11和所述MN12的源极均接地；

所述MP3的栅极与其漏极对接，所述MP3的栅极与所述MP4的栅极相连；

所述MP4的漏极与所述MP5的漏极相连，所述MP5的栅极与其漏极对接，所述MP5的栅极与所述MP6的栅极以及所述MP9的栅极相连；

所述MP7的漏极、所述MP7的栅极与所述MP8的栅极相连；

所述MP3的漏极分别与所述MN4以及所述MN5的漏极相连，所述MP5的漏极分别与所述MN6以及所述MN7的漏极相连；

所述MP7的漏极与所述MN10的漏极相连，所述MP8的漏极与所述MN11的漏极相连，所述MP9的漏极与所述MN12的漏极相连；

所述MN4的栅极以及所述MN7的栅极均与所述第二比较器的正向输入端相连，所述MN5的栅极以及所述MN6的栅极均与所述第二比较器的反向输入端相连；

所述MN4的源极与所述MN8的漏极相连，所述MN8的栅极接收BIA1；

所述MN5的源极与所述MN9的漏极相连，所述MN9的栅极接收BIA2；

所述MN10的栅极接收所述BIA2；

所述MN11的栅极与所述MN12的栅极相连，所述MN11的栅极与其漏极相连；

所述MP9的漏极输出所述数据信号。

当第一融合信号为振荡电压时，MN4与MN7和MN5与MN6有一组截止，全部电流流过另一组NMOS管，此时MP3的漏极电流为I，MN8的漏极电流为I，MN9的漏极电流为I，MN10的漏极电流为I/4，由于MP3:MP4＝4:1因此MP4的漏极电流为I/4，MP5的漏极电流为3I/4，MP5:MP6＝1:1，MP6的漏极电流为3I/4，由于3I/4大于I/4，因此流过MP7、MP8、MN11、MN12电流为0，MP9导通，输出“1”。当接收的第一融合信号为直流电压时，MN4、MN7、MN5和MN6均导通，此时MP3的漏极电流为6*I/7，流过MP4、MP5的漏极电流和为I/7，由于MP3:MP4＝4:1，因此流过MP4的漏极电流为3*I/14，由于3I/14大于I/7，因此MP5、MP9截止，输出“0”。

如图9所示的熔丝修调电路示意图，所述熔丝修调电路6包括MN13、MN14、MN15和MP10；

所述MN13、所述MN14和所述MN15的源极均接地；

所述MN13的栅极接收所述控制电路4发送的所述数据信号，所述MN13的漏极通过熔丝电阻接收所述电源信号；

所述MN14的栅极接收偏置电压信号，所述MN14的漏极与所述MN13的漏极相连；

所述MN15和所述MP10的栅极均与所述MN14的漏极相连，所述MP10的源极接收所述电源信号；

所述MN15的漏极与所述MP10的漏极相连，所述MN15的漏极输出所述回读数据。

另一方面，在一些情况中，需要对修调芯片2进行熔丝状态回读，因此本文还设计数据回读的相关电路，具体为：

如图10所示的具有第二叠加电路的修调电路示意图，还包括状态检测电路7以及第二叠加电路8；所述状态检测电路7分别与所述第一叠加电路1和第二叠加电路8电连接；

状态检测电路7，用于状态检测电路，用于检测所述数据信号的标志位，若标志位为第一类标志位，则关闭所述第二叠加电路8；若标志位为第二类标志位，则开启所述第二叠加电路8；

所述第二叠加电路8，用于接收所述熔丝修调电路6的回读数据，并与所述电源信号得到第二融合信号，通过所述电源输入引脚5发送至所述FPGA。

在本文中，第二叠加电路8设于修调芯片2内部，第二叠加电路8的电路结构与第一叠加电路1的电路结构相同，由于篇幅所限，本文不将第二叠加电路8的电路结构展开说明，本领域技术人员可以根据需要使用第一叠加电路1的电路原理搭建第二叠加电路8。在本文中，所述回读数据的格式为0110xxxxx00000000z00000000，其中x代表5bit地址，z为校验和。通过这种方式，可以使用具体的地址读出熔丝修调电路中具体熔丝的状态，在本文中，

如图11所示的具有逻辑控制电路的修调电路示意图，还包括逻辑控制电路9；

所述逻辑控制电路9，用于根据所述融合信号调整所述的修调芯片2的状态，若所述融合信号中包含数据信号，则使能分离电路3、第二叠加电路8、状态检测电路7、控制电路4以及熔丝修调电路6；

若所述融合信号中不包含数据信号，则使能所述修调芯片2内的功能电路。

通过逻辑控制电路9可以保证在对修调电路进行修调时，不会受到功能电路的影响，且在功能电路工作时，可以将关于修调动作的所有电路关闭，避免关于修调动作的所有电路影响功能电路。

针对高精度基准、运放和AD等模拟集成电路设计，其电路参数精度要求很高，所以一般都在封装后对芯片进行修调，且需要回读修调结果，通常做法是使用芯片中的数据引脚进行熔丝修调的数据写入和读出。由于使用数据引脚进行熔丝的修调会导致数据引脚同时连接修调芯片中的功能电路以及修调电路，易造成芯片在使用中的不稳定。

为了解决上述问题，本文实施例提供了一种复用引脚的修调电路的修调方法，能够避免使用修调芯片2的数据引脚实现熔丝修调。图12是本文实施例提供的一种复用引脚的修调电路的修调方法的步骤示意图，本说明书提供了如实施例或流程图所述的方法操作步骤，但基于常规或者无创造性的劳动可以包括更多或者更少的操作步骤。实施例中列举的步骤顺序仅仅为众多步骤执行顺序中的一种方式，不代表唯一的执行顺序。在实际中的系统或装置产品执行时，可以按照实施例或者附图所示的方法顺序执行或者并行执行。具体的如图12所示，所述方法可以包括：

步骤1201、通过FPGA向第一叠加电路发送数据信号，以使所述第一叠加电路将所述数据信号与电源信号叠加，得到第一融合信号；

步骤1202、所述第一融合信号通过修调芯片的电源输入引脚输入至所述修调芯片；

步骤1203、所述修调芯片内的分离电路接收所述第一融合信号后进行分离，得到所述数据信号并发送至控制电路；

步骤1204、所述控制电路将所述数据信号进行译码后发送至熔丝修调电路，以使所述熔丝修调电路进行熔丝修调。

作为本文的一个实施例，在所述控制电路将所述数据信号进行译码后发送至熔丝修调电路之后，还包括：

所述控制电路接收所述熔丝修调电路的回读数据，并发送至第二叠加电路；

所述第二叠加电路将所述回读数据与所述电源信号叠加得到第二融合信号，并将所述第二融合信号通过所述修调芯片的电源输入引脚发送至所述FPGA，以使所述FPGA读取所述修调芯片内熔丝的修调状态。

应理解，在本文的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本文实施例的实施过程构成任何限定。

还应理解，在本文实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本文的范围。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本文所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本文实施例方案的目的。

另外，在本文各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本文的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本文各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

本文中应用了具体实施例对本文的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本文的方法及其核心思想；同时，对于本领域的一般技术人员，依据本文的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本文的限制。

Claims (10)

1.一种复用引脚的修调电路，其特征在于，包括：第一叠加电路和修调芯片，所述修调芯片包括分离电路以及控制电路，所述第一叠加电路通过所述修调芯片的电源输入引脚与所述分离电路电连接；

所述第一叠加电路，用于接收并将电源信号与FPGA发送的数据信号进行叠加，得到第一融合信号；

所述分离电路，用于将所述第一融合信号分离，得到所述数据信号以及所述电源信号；所述电源信号用于对熔丝修调电路、所述分离电路以及所述控制电路供电；

所述控制电路，用于将所述数据信号进行译码后发送至所述修调芯片内的熔丝修调电路。

2.根据权利要求1所述的复用引脚的修调电路，其特征在于，还包括状态检测电路以及第二叠加电路；所述状态检测电路分别与所述分离电路和第二叠加电路电连接；

状态检测电路，用于检测所述数据信号的标志位，若标志位为第一类标志位，则关闭所述第二叠加电路；若标志位为第二类标志位，则开启所述第二叠加电路；

所述第二叠加电路，用于接收所述熔丝修调电路的回读数据，并与所述电源信号进行叠加得到第二融合信号，通过所述电源输入引脚发送至所述FPGA。

3.根据权利要求1所述的复用引脚的修调电路，其特征在于，所述第一叠加电路包括第一反相器、MN1、电阻R1和电阻R2；

所述第一反相器的输入端接收所述FPGA发送的所述数据信号，所述第一反相器的输出端与所述MN1的栅极相连；

所述MN1的源极通过所述电阻R2接地；

所述MN1的漏极通过所述电阻R1接收所述电源信号，所述MN1的漏极与所述电源输入引脚相连。

4.根据权利要求1所述的复用引脚的修调电路，其特征在于，所述第一叠加电路包括开关、振荡电路、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9和第一运算放大器；

所述振荡电路通过所述开关接收所述电源信号，所述开关接收所述数据信号进行导通/截止；所述振荡电路，用于在所述开关导通时，输出振荡信号；

所述振荡信号通过所述电阻R3发送至所述第一运算放大器的正向输入端；

所述电阻R4设于所述第一运算放大器的正向输入端与地之间；

所述电阻R6与所述电阻R7之间串联，所述电源信号通过所述电阻R6以及所述电阻R7接地；

所述电阻R5设于所述电阻R6与所述电阻R7相连处，以及所述第一运算放大器的正向输入端之间；

所述第一运算放大器的输出端通过所述电阻R8和所述电阻R9接地，所述电阻R8和所述电阻R9相连处与所述第一运算放大器的反向输入端相连；

所述第一运算放大器的输出端与所述电源输入引脚相连。

5.根据权利要求1所述的复用引脚的修调电路，其特征在于，所述分离电路包括第一比较器；

所述第一比较器的正向输入端接收所述第一融合信号，反向输入端接收参考电压；

所述第一比较器比较所述第一融合信号以及所述参考电压，当所述第一融合信号大于所述参考电压时，所述第一比较器的输出端输出高电平的所述数据信号；当所述第一融合信号小于所述参考电压时，所述第一比较器的输出端输出低电平的所述数据信号。

6.根据权利要求1所述的复用引脚的修调电路，其特征在于，所述分离电路包括第二反相器、第二运算放大器和第二比较器；

第二运算放大器的正向输入端接收所述第一融合信号；

所述第二反相器的输入端接收所述第一融合信号，所述第二反相器的输出端与所述第二运算放大器的反向输入端相连；

所述第二运算放大器的输出端与所述第二比较器的输入端相连，所述第二比较器的输出端输出不同电平的所述数据信号。

7.根据权利要求6所述的复用引脚的修调电路，其特征在于，所述第二比较器包括MP3、MP4、MP5、MP6、MP7、MP8、MP9、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11和MN12；

所述MP3、所述MP4、所述MP5、所述MP6、所述MP7、所述MP8和所述MP9的源极均接收所述电源信号；

所述MN8、所述MN9、所述MN10、所述MN11和所述MN12的源极均接地；

所述MP3的栅极与其漏极对接，所述MP3的栅极与所述MP4的栅极相连；

所述MP4的漏极与所述MP5的漏极相连，所述MP5的栅极与其漏极对接，所述MP5的栅极与所述MP6的栅极以及所述MP9的栅极相连；

所述MP7的漏极、MP7的栅极分别与所述MP8的栅极相连；

所述MP3的漏极分别与所述MN4以及所述MN5的漏极相连，所述MP5的漏极分别与所述MN6以及所述MN7的漏极相连；

所述MP7的漏极与所述MN10的漏极相连，所述MP8的漏极与所述MN11的漏极相连，所述MP9的漏极与所述MN12的漏极相连；

所述MN4的栅极以及所述MN7的栅极均与所述第二比较器的正向输入端相连，所述MN5的栅极以及所述MN6的栅极均与所述第二比较器的反向输入端相连；

所述MN4的源极与所述MN8的漏极相连，所述MN8的栅极接收BIA1；

所述MN5的源极与所述MN9的漏极相连，所述MN9的栅极接收BIA2；

所述MN10的栅极接收所述BIA2；

所述MN11的栅极与所述MN12的栅极相连，所述MN11的栅极与其漏极相连；

所述MP9的漏极输出所述数据信号。

8.根据权利要求1所述的复用引脚的修调电路，其特征在于，还包括：逻辑控制电路；

所述逻辑控制电路，用于根据所述融合信号调整所述修调芯片的状态，若所述融合信号中包含数据信号，则使能分离电路、第二叠加电路、状态检测电路、控制电路以及熔丝修调电路；

若所述融合信号中不包含数据信号，则使能所述修调芯片内的功能电路。

9.一种复用引脚的修调电路的修调方法，其特征在于，包括：

通过FPGA向第一叠加电路发送数据信号，以使所述第一叠加电路将所述数据信号与电源信号叠加，得到第一融合信号；

所述第一融合信号通过修调芯片的电源输入引脚输入至所述修调芯片；

所述修调芯片内的分离电路接收所述第一融合信号后进行分离，得到所述数据信号并发送至控制电路；

所述控制电路将所述数据信号进行译码后发送至熔丝修调电路，以使所述熔丝修调电路进行熔丝修调。

10.根据权利要求9所述的复用引脚的修调电路的修调方法，其特征在于，在所述控制电路将所述数据信号进行译码后发送至熔丝修调电路之后，还包括：

所述控制电路接收所述熔丝修调电路的回读数据，并发送至第二叠加电路；

所述第二叠加电路将所述回读数据与所述电源信号叠加得到第二融合信号，并将所述第二融合信号通过所述修调芯片的电源输入引脚发送至所述FPGA，以使所述FPGA读取所述修调芯片内熔丝的修调状态。