CN114647272A - 修调熔丝读取电路 - Google Patents

Abstract

本发明公开了一种修调熔丝读取电路，包括：修调熔丝状态读取单元，包括第一支路和第二支路，第一支路通过第一电阻与电源端连接，第二支路通过修调熔丝与电源端连接，修调熔丝状态读取单元还接收熔丝读取信号，用于在熔丝读取信号有效时基于第一电阻判断修调熔丝的熔断状态；偏置电流产生单元，用于向修调熔丝状态读取单元提供偏置电流。该修调熔丝读取电路能够确保在修调熔丝未完全熔断的状态下也能够进行正常的读取，且修调熔丝的熔断状态的读取受电源电压的影响较小。

Description

修调熔丝读取电路

技术领域

本发明涉及芯片修调技术领域，具体涉及一种修调熔丝读取电路。

背景技术

随着集成电路高性能指标的要求越来越高，芯片设计面临高精度的要求日趋明显，尤其是针对高速高精度的数模转换器，模数转换器，高精度的基准源电路等设计，由于工艺误差等无法避免的因素，工艺厂生产出的芯片的电容和电阻值都有一定的工艺误差，这些误差会直接影响电路的性能甚至功能。为了解决这类工艺误差问题，在芯片正常使用之前，需要利用修调技术来修正，使电路参数更精确、一致性更好。

熔丝烧断修调通常为利用电压源(或电流源)将熔丝烧断，改变熔丝阻值达到修调的目的。之后在芯片上电时检测熔丝阻值判断熔丝是否烧断，进而将芯片参数设置在规定的范围内。

现有的在芯片上电时判断修调熔丝是否烧断的读取电路如图1所示，其中，Read为熔丝读取信号，通常为高脉冲时有效。芯片上电时，熔丝读取信号Read产生一个高脉冲。如果修调熔丝Fuse没有被烧断，则修调熔丝Fuse阻值很小，此时反相器U0的输入端A点电压几乎为VDD，输出端OUT输出一直保持为低电平。当修调熔丝Fuse被烧断后，其阻值非常大，当熔丝读取信号Read的高脉冲来临时，A点电压瞬时为低电平，反相器U0的输出端OUT输出一个高脉冲，芯片锁存该高脉冲，从而判断熔丝被烧断。

但随着工艺更新，修调熔丝Fuse烧断时，往往不会完全熔断，而未完全熔断的修调熔丝Fuse的阻值在几kΩ～几百kΩ量级。上述电路中如果NMOS管M0的驱动能力较小，可能存在误判为修调熔丝Fuse没烧断；而如果NMOS管M0的驱动能力很大，过大的电流可能对电源VDD造成影响，将电源VDD拉低。此外，修调熔丝Fuse的读取受电源VDD的电压影响较大。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种修调熔丝读取电路，可以基于修调熔丝的阻值相对于固定阻值的大小变化情况来进行熔断状态的读取，确保了在修调熔丝未完全熔断的状态下也能够进行正常的读取，且修调熔丝的熔断状态的读取受电源电压的影响较小。

根据本公开提供的一种修调熔丝读取电路，包括：修调熔丝状态读取单元，包括第一支路和第二支路，所述第一支路通过第一电阻与电源端连接，所述第二支路通过修调熔丝与电源端连接，所述修调熔丝状态读取单元还接收熔丝读取信号，用于在所述熔丝读取信号有效时基于所述第一电阻判断所述修调熔丝的熔断状态；

偏置电流产生单元，与所述修调熔丝状态读取单元连接，用于向所述修调熔丝状态读取单元提供偏置电流。

可选地，所述第一电阻的阻值大于所述修调熔丝未熔断时的阻值，且所述第一电阻的阻值小于所述修调熔丝未完全熔断时的阻值。

可选地，所述偏置电流小于预设阈值。

可选地，所述修调熔丝状态读取单元包括：

第一晶体管，位于所述第一支路上，源极与所述第一电阻连接；

第二晶体管，位于所述第二支路上，源极与所述修调熔丝连接；

第一反相器，输入端与所述第二晶体管的漏极连接，输出端输出表征所述修调熔丝的熔断状态的状态信号，

其中，所述第一晶体管与所述第二晶体管构成电流镜，且所述第一晶体管和所述第二晶体管和所述第三晶体管均为PMOS晶体管。

可选地，所述第一晶体管的宽长比与所述第二晶体管的宽长比的比例关系为n:1，n为正数。

可选地，所述修调熔丝状态读取单元还包括：

第三晶体管，源极与电源端连接，所述第三晶体管的栅极接收所述熔丝读取信号，所述第三晶体管的漏极与所述第二晶体管的漏极连接，

其中，所述第三晶体管为PMOS晶体管。

可选地，所述偏置电流产生单元包括：

第二反相器，输入端接收所述熔丝读取信号；

第四晶体管，源极与电源端连接，所述第四晶体管的栅极与所述第二反相器的输出端连接；

第五晶体管，所述第五晶体管的漏极通过第二电阻与所述第四晶体管的漏极连接，所述第五晶体管的源极与参考地连接，所述第五晶体管的栅极与所述第二反相器的输出端连接；

第六晶体管，所述第六晶体管的漏极与所述第五晶体管的漏极连接，所述第六晶体管的栅极与所述第六晶体管的漏极连接，所述第六晶体管的源极与参考地连接；

第七晶体管，所述第七晶体管的漏极与所述第一晶体管的漏极连接，所述第七晶体管的源极与参考地连接；

第八晶体管，所述第八晶体管的漏极与所述第二晶体管的漏极连接，所述第八晶体管的源极与参考地连接，

其中，所述第六晶体管与所述第七晶体管构成电流镜，且所述第六晶体管与所述第八晶体管构成电流镜，且所述第四晶体管为PMOS晶体管，所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管均为NMOS晶体管。

可选地，所述第七晶体管的宽长比与所述第八晶体管的宽长比的比例关系为n:1。

可选地，所述偏置电流产生单元包括：

第一电流源，连接于所述第一晶体管的漏极与参考地之间，用于向所述第一支路提供第一偏置电流；

第二电流源，连接于所述第二晶体管的漏极与参考地之间，用于向所述第二支路提供第二偏置电流。

可选地，所述第一偏置电流与所述第二偏置电流的比例关系为n:1。

可选地，所述第一偏置电流与所述第二偏置电流均小于预设阈值。

可选地，n等于1。

本发明的有益效果是：本公开所涉及的修调熔丝读取电路，在熔丝读取信号有效时基于第一电阻判断修调熔丝的熔断状态，也即基于修调熔丝的阻值相对于第一电阻的固定阻值的大小变化情况来进行熔断状态的读取，因此，只需设置合理的第一电阻的阻值，即可在修调熔丝的阻值发生变化时实现对其熔断状态的读取，避免了晶体管的驱动能力对读取结果的影响，确保了在修调熔丝未完全熔断的状态下也能够进行正常的读取，同时也降低了电源电压对修调熔丝的熔断状态读取的影响。

另一方面，将修调熔丝读取电路中的偏置电流设置为小于预设阈值，该预设阈值也即安全阈值，小于该安全阈值的偏置电流可以避免产生过大的电流而导致电源电压被拉低。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出现有的一种修调熔丝读取电路的电路结构示意图；

图2示出根据本公开实施例提供的修调熔丝读取电路的结构框图；

图3示出根据本公开实施例提供的修调熔丝读取电路的电路结构示意图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

下面，参照附图对本发明进行详细说明。

图2示出根据本公开实施例提供的修调熔丝读取电路的结构框图。

如图2所示，本公开中，修调熔丝读取电路包括：修调熔丝状态读取单元100和偏置电流产生单元200。

其中，修调熔丝状态读取单元100包括第一支路和第二支路。其第一支路通过第一电阻R1与电源端VDD连接，其第二支路通过修调熔丝Fuse与电源端VDD连接，该修调熔丝状态读取单元100还接收熔丝读取信号Read，用于在熔丝读取信号Read有效时(如为高脉冲时有效)基于第一电阻R1判断修调熔丝Fuse的熔断状态。

偏置电流产生单元200与修调熔丝状态读取单元100连接，用于向修调熔丝状态读取单元100提供偏置电流。

本公开中，修调熔丝状态读取单元100具体为在熔丝读取信号Read为高脉冲期间，且修调熔丝Fuse的阻值小于第一电阻R1的阻值的情况下，于其输出端OUT处输出具有第一电平状态(如为高电平状态)的表征修调熔丝Fuse的熔断状态为未熔断的状态信号；或者在熔丝读取信号Read为高脉冲期间，且修调熔丝Fuse的阻值大于第一电阻R1的阻值的情况下，于输出端OUT处输出具有第二电平状态的表征修调熔丝Fuse的熔断状态为已熔断的状态信号。

也即是说，本公开中，设置第一电阻R1的阻值为大于修调熔丝Fuse未熔断时的阻值，且小于修调熔丝Fuse未完全熔断时的阻值，进而即可在修调熔丝Fuse的阻值发生变化时实现对其熔断状态的读取，确保在修调熔丝Fuse未完全熔断的状态下也能够进行正常的读取。

为进一步确保读取结果的准确性，还可设置第一电阻R1的阻值与修调熔丝Fuse未熔断时的阻值之间的差值为大于第一阈值，而修调熔丝Fuse未完全熔断时的阻值与第一电阻R1的阻值的差值为大于第二阈值。

本公开中，偏置电流产生单元200所提供的偏置电流为小于预设阈值。如此，可以设置修调熔丝读取电路的工作电流为小电流，避免过大的电流导致电源电压被拉低，也降低了电源电压对修调熔丝的熔断状态读取的影响。

可选地，偏置电流产生单元200还可接收熔丝读取信号Read，进而由熔丝读取信号Read控制偏置电流产生单元200仅在熔丝读取信号Read有效时为修调熔丝状态读取单元100提供偏置电流，进而降低电路的整体功耗，达到节省能耗的目的。

参考图3，图3示出根据本公开实施例提供的修调熔丝读取电路的电路结构示意图。

如图3所示，本公开实施例中，修调熔丝状态读取单元100包括：第一晶体管MP2、第二晶体管MP3和第一反相器U2。

第一晶体管MP2位于修调熔丝状态读取单元100的第一支路上，第一晶体管MP2的源极通过第一电阻R1与电源端VDD连接。第二晶体管MP3位于修调熔丝状态读取单元100的第二支路上，且第二晶体管MP3源极通过修调熔丝Fuse与电源端VDD连接。第一反相器U2的输入端与第二晶体管MP3的漏极连接，第一反相器U2的输出端OUT即输出表征修调熔丝Fuse的熔断状态的状态信号。其中，第一晶体管MP2和第二晶体管MP3构成电流镜，也即，第一晶体管MP2的漏极与第一晶体管MP2的栅极连接，且第二晶体管MP3的栅极与第一晶体管MP2的栅极连接。

进一步地，第一晶体管MP2的宽长比和第二晶体管MP3的宽长比的比例关系为n:1，n为正数。

可选地，本实施例中，第一晶体管MP2和第二晶体管MP3均为PMOS晶体管。

以及，本公开实施例中，偏置电流产生单元200包括：第二反相器U1、第四晶体管MP0、第五晶体管MN0、第六晶体管MN1、第七晶体管MN2和第八晶体管MN3。

第二反相器U1的输入端接收熔丝读取信号Read。第四晶体管MP0的源极与电源端VDD连接，第四晶体管MP0的栅极与第二反相器U1的输出端连接。第五晶体管MN0的漏极通过第二电阻R0与第四晶体管MP0的漏极连接，第五晶体管MN0的源极与参考地连接，且第五晶体管MN0的栅极与第二反相器U1的输出端连接。第六晶体管MN1的漏极与第五晶体管MN0的漏极连接，第六晶体管MN1的栅极与第六晶体管MN1的漏极连接，第六晶体管MN1的源极与参考地连接。第七晶体管MN2的漏极与第一晶体管MP2的漏极连接，第七晶体管MN2的源极与参考地连接。第八晶体管MN3的漏极与第二晶体管MP3的漏极连接，第八晶体管MN3的源极与参考地连接。其中，第六晶体管MN1与第七晶体管MN2构成电流镜，同时第六晶体管MN1也与第八晶体管MN3构成电流镜。

进一步地，本实施例中，第六晶体管MN1的宽长比、第七晶体管MN2的宽长比、以及第八晶体管MN3的宽长比之间的比例关系为m:n:1，m为正数。

可选地，本实施例中，第四晶体管MP0为PMOS晶体管。而第五晶体管MN0、第六晶体管MN1、第七晶体管MN2和第八晶体管MN3均为NMOS晶体管。

具体工作原理如下：

(1)在熔丝读取信号Read如为高脉冲的有效状态时，第二反相器U1的输出端产生低脉冲信号，进而控制第四晶体管MP0导通，控制第五晶体管MN0关断，进而产生流经第六晶体管MN1的电流。同时由于第六晶体管MN1与第七晶体管MN2和第八晶体管MN3的电流镜关系，进而分别在第七晶体管MN2的漏极和第八晶体管MN3的漏极产生相应比例的镜像电流，作为修调熔丝状态读取单元100的第一支路和第二支路的偏置电流。在修调熔丝状态读取单元100的第一支路上，基于第一电阻R1、第一晶体管MP2和第七晶体管MN2的串联关系，会在第一晶体管MP2上产生与第七晶体管MN2的漏端电流相等的电流，以及基于第一晶体管MP2和第二晶体管MP3的镜像关系，进而在第二晶体管MP3的漏端产生对应的镜像电流。

基于第七晶体管MN2的宽长比与第八晶体管MN3的宽长比的比例关系，以及第一晶体管MP2的宽长比和第二晶体管MP3的宽长比的比例关系，为便于理解，此处以n＝1为例进行说明，但可以理解的是，对于n的其它取值情况，本公开的技术方案也时同样适用的。

①在第一电阻R1的阻值与修调熔丝Fuse的阻值相等的情况下，修调熔丝状态读取单元100的第二支路上流经第二晶体管MP3的电流对电路节点B的驱动能力与流经第八晶体管MN3的电流对电路节点B驱动能力相同，使得该节点B处于平衡状态。

②在修调熔丝Fuse的阻值为小于第一电阻R1的阻值的情况下，修调熔丝状态读取单元100的第二支路上流经第二晶体管MP3的电流对电路节点B的驱动能力则会大于流经第八晶体管MN3的电流对电路节点B驱动能力，进而将节点B上的电压上拉至高电平状态，使得第一反相器U2的输出端OUT处输出低电平，表征此时修调熔丝Fuse为未熔断状态。

③在修调熔丝Fuse的阻值为大于第一电阻R1的阻值的情况下，修调熔丝状态读取单元100的第二支路上流经第二晶体管MP3的电流对电路节点B的驱动能力则会小于流经第八晶体管MN3的电流对电路节点B驱动能力，进而将节点B上的电压下拉至低电平状态，使得第一反相器U2的输出端OUT处输出高电平脉冲，表征此时修调熔丝Fuse为未完全熔断状态或为熔断状态。之后芯片通过锁存该高电平脉冲，即可判读修调熔丝Fuse被烧断。

换言之，本公开中的第一晶体管MP2、第二晶体管MP3、第七晶体管MN2以及第八晶体管MN3被配置为比较器的功能，其中第一晶体管MP2的源极和第二晶体管MP3的源极分别对应比较器的两个输入端，进而基于第一电阻R1和修调熔丝Fuse的不同阻值关系，可在第二晶体管MP3的漏极即对应比较器的输出端产生不同的电平信号。也即是说，本实施例中只要设置合理的第一电阻R1的阻值，即可确保在修调熔丝未完全熔断的状态下也能够进行正常的读取，同时也降低了电源电压对修调熔丝的熔断状态读取的影响。

同时，(2)在熔丝读取信号Read如为低电平的无效状态时，第二反相器U1的输出端产生高电平信号，进而控制第四晶体管MP0关断，控制第五晶体管MN0导通，进而在第七晶体管MN2的漏极和第八晶体管MN3的漏极处均没有偏置电流产生，从而MN1，MN，MN3所在支路均不消耗电流，整个电路静态功耗为0。此时修调熔丝状态读取单元100不工作，即不进行修调熔丝Fuse的熔断状态读取。如此，即可实现电路仅在熔丝读取信号Read有效时进行修调熔丝Fuse的熔断状态读取，降低电路的能耗。

需要说明的是，一般情况下，熔丝读取信号Read仅在芯片上电时的特定时间内为高脉冲的使能状态，而在芯片未上电或在修调熔丝Fuse的熔断状态锁存后，熔丝读取信号Read将保持为低电平状态。

基于上述描述，本公开所涉及的修调熔丝读取电路可在熔丝读取信号Read有效时基于修调熔丝Fuse的不同状态输出为低电平状态或高脉冲状态，进而通过对高脉冲状态的锁存功能即可快速有效的实现对修调熔丝Fuse的状态读取，能够保证读取结果的准确性。

进一步地，本公开的另一实施例中，修调熔丝状态读取单元100还包括有：第三晶体管MP1。该第三晶体管MP1的源极与电源端VDD连接，第三晶体管MP1的栅极接收熔丝读取信号Read，以及第三晶体管MP1的漏极与第二晶体管MP3的漏极连接。该第三晶体管MP1根据熔丝读取信号Read也可控制实现电路仅在熔丝读取信号Read有效时进行修调熔丝Fuse的熔断状态读取。

在此基础上，偏置电流产生单元200还可采用第一电流源和第二电流源进行构建。具体地，为将第一电流源连接于第一晶体管MP2的漏极与参考地之间，由第一电流源向修调熔丝状态读取单元100的第一支路提供第一偏置电流。将第二电流源连接于第二晶体管MP3的漏极与参考地之间，由第二电流源向修调熔丝状态读取单元100的第二支路提供第二偏置电流。其中，该实施例中，第一偏置电流与第二偏置电流的比例关系为n:1。

继而基于与前述实施例中修调熔丝状态读取单元100的相同原理，即可实现只要设置合理的第一电阻R1的阻值，即可确保在修调熔丝未完全熔断的状态下也能够进行正常的读取，同时也可实现仅在熔丝读取信号Read有效时进行读取。

且进一步地，本实施例中，第一偏置电流与第二偏置电流均小于预设阈值。

本公开，可优选的将上述n的值设置为1。

同时可以轻易理解的是，在本公开的其它实施例中，也可在修调熔丝读取电路中同时采用包含有上述第三晶体管MP1的修调熔丝读取单元100方案，及基于熔丝读取信号Read进而提供偏置电流的偏置电流产生单元200方案，以在可实现电路基本功能的同时，更进一步地降低电路的能耗，并提高电路的稳定性和可靠性。

综上，本公开所涉及的修调熔丝读取电路，在熔丝读取信号有效时基于第一电阻判断修调熔丝的熔断状态，也即基于修调熔丝的阻值相对于第一电阻的固定阻值的大小变化情况来进行熔断状态的读取，因此，只需设置合理的第一电阻的阻值，即可在修调熔丝的阻值发生变化时实现对其熔断状态的读取，避免了晶体管的驱动能力对读取结果的影响，确保了在修调熔丝未完全熔断的状态下也能够进行正常的读取，同时也降低了电源电压对修调熔丝的熔断状态读取的影响。

另一方面，将修调熔丝读取电路中的偏置电流设置为小于预设阈值，该预设阈值也即安全阈值，小于该安全阈值的偏置电流可以避免产生过大的电流而导致电源电压被拉低。

应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (12)

1.一种修调熔丝读取电路，其中，包括：

修调熔丝状态读取单元，包括第一支路和第二支路，所述第一支路通过第一电阻与电源端连接，所述第二支路通过修调熔丝与电源端连接，所述修调熔丝状态读取单元还接收熔丝读取信号，用于在所述熔丝读取信号有效时基于所述第一电阻判断所述修调熔丝的熔断状态；

偏置电流产生单元，与所述修调熔丝状态读取单元连接，用于向所述修调熔丝状态读取单元提供偏置电流。

2.根据权利要求1所述的修调熔丝读取电路，其中，所述第一电阻的阻值大于所述修调熔丝未熔断时的阻值，且所述第一电阻的阻值小于所述修调熔丝未完全熔断时的阻值。

3.根据权利要求1所述的修调熔丝读取电路，其中，所述偏置电流小于预设阈值。

4.根据权利要求1所述的修调熔丝读取电路，其中，所述修调熔丝状态读取单元包括：

第一晶体管，位于所述第一支路上，源极与所述第一电阻连接；

第二晶体管，位于所述第二支路上，源极与所述修调熔丝连接；

第一反相器，输入端与所述第二晶体管的漏极连接，输出端输出表征所述修调熔丝的熔断状态的状态信号，

其中，所述第一晶体管与所述第二晶体管构成电流镜，且所述第一晶体管和所述第二晶体管和所述第三晶体管均为PMOS晶体管。

5.根据权利要求4所述的修调熔丝读取电路，其中，所述第一晶体管的宽长比与所述第二晶体管的宽长比的比例关系为n:1，n为正数。

6.根据权利要求5所述的修调熔丝读取电路，其中，所述修调熔丝状态读取单元还包括：

第三晶体管，源极与电源端连接，所述第三晶体管的栅极接收所述熔丝读取信号，所述第三晶体管的漏极与所述第二晶体管的漏极连接，

其中，所述第三晶体管为PMOS晶体管。

7.根据权利要求5所述的修调熔丝读取电路，其中，所述偏置电流产生单元包括：

第二反相器，输入端接收所述熔丝读取信号；

第四晶体管，源极与电源端连接，所述第四晶体管的栅极与所述第二反相器的输出端连接；

第五晶体管，所述第五晶体管的漏极通过第二电阻与所述第四晶体管的漏极连接，所述第五晶体管的源极与参考地连接，所述第五晶体管的栅极与所述第二反相器的输出端连接；

第六晶体管，所述第六晶体管的漏极与所述第五晶体管的漏极连接，所述第六晶体管的栅极与所述第六晶体管的漏极连接，所述第六晶体管的源极与参考地连接；

第七晶体管，所述第七晶体管的漏极与所述第一晶体管的漏极连接，所述第七晶体管的源极与参考地连接；

第八晶体管，所述第八晶体管的漏极与所述第二晶体管的漏极连接，所述第八晶体管的源极与参考地连接，

其中，所述第六晶体管与所述第七晶体管构成电流镜，且所述第六晶体管与所述第八晶体管构成电流镜，且所述第四晶体管为PMOS晶体管，所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管均为NMOS晶体管。

8.根据权利要求7所述的修调熔丝读取电路，其中，所述第七晶体管的宽长比与所述第八晶体管的宽长比的比例关系为n:1。

9.根据权利要求6所述的修调熔丝读取电路，其中，所述偏置电流产生单元包括：

第一电流源，连接于所述第一晶体管的漏极与参考地之间，用于向所述第一支路提供第一偏置电流；

第二电流源，连接于所述第二晶体管的漏极与参考地之间，用于向所述第二支路提供第二偏置电流。

10.根据权利要求9所述的修调熔丝读取电路，其中，所述第一偏置电流与所述第二偏置电流的比例关系为n:1。

11.根据权利要求9所述的修调熔丝读取电路，其中，所述第一偏置电流与所述第二偏置电流均小于预设阈值。

12.根据权利要求5、8和10中任一项所述的修调熔丝读取电路，其中，n等于1。

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