CN115273951A - 一种熔丝修调装置及方法 - Google Patents

一种熔丝修调装置及方法 Download PDF

Info

Publication number
CN115273951A
CN115273951A CN202211171397.1A CN202211171397A CN115273951A CN 115273951 A CN115273951 A CN 115273951A CN 202211171397 A CN202211171397 A CN 202211171397A CN 115273951 A CN115273951 A CN 115273951A
Authority
CN
China
Prior art keywords
trimming
fuse
module
data
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211171397.1A
Other languages
English (en)
Other versions
CN115273951B (zh
Inventor
蒋召宇
张若平
赵茂
陈君杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Huanxuan Semiconductor Co ltd
Original Assignee
Nanjing Huanxuan Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Huanxuan Semiconductor Co ltd filed Critical Nanjing Huanxuan Semiconductor Co ltd
Priority to CN202211171397.1A priority Critical patent/CN115273951B/zh
Publication of CN115273951A publication Critical patent/CN115273951A/zh
Application granted granted Critical
Publication of CN115273951B publication Critical patent/CN115273951B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种熔丝修调装置及方法，属于集成电路控制领域。针对现有技术中存在的常见的熔丝‑MOS开关熔丝修调结构中，熔丝与MOS开关连接处的输出具有易失性，可能会造成高低电平误判，影响修调结果。本发明提供了一种熔丝修调装置及方法，添加了熔丝状态读取结构，引入了具有非易失性的输出端口，在熔丝状态读取结构中，使用两组不对称的电流镜结构，在熔丝熔断后将输出端电位下拉到地，防止高阻态产生的电平不确定；在熔丝完整时电源到输出端路径上电压小，可防止高电平因电压下降过多被误识别为低电平。消除了熔丝和MOS开关连接处信号易失性对修调结果造成的影响，提高了修调精确度。

Description

一种熔丝修调装置及方法
技术领域
本发明涉及集成电路控制领域，更具体地说，涉及一种熔丝修调装置及方法。
背景技术
现代科技对集成电路的性能提出了更高的要求，而集成电路制造过程中会受到多方面非理想因素的影响，例如晶体管失配、电阻的失配和温度系数影响、封装过程中引入的应力影响等；另外，越来越小的器件尺寸使这些因素更加复杂，以上这些因素对集成电路的良品率造成了很大的影响。一种解决思路是在设计阶段综合考虑各种可能的影响因素，并额外添加电路结构与调整工艺，在芯片制造前进行调整；另一种解决思路是进行集成电路的制造后调整，芯片制造完成后通过一定方式修改芯片的物理参数，以改变芯片性能。
修调是集成电路制造后调整的一种实现方式，在进行集成电路设计时，为一些易受非理想因素影响的关键信号设置一定的可调节范围，并预留相关控制信号的输入端口与测试信号输出端口。集成电路制造后，通过预留的输入端口输入一系列控制信号，控制信号对电路性能的影响可以通过输出端口进行读取，遍历可能的输入信号组合，在一系列输出中选择最接近理想值的输出值。获取理想输出值及其对应的输入信号组合后，需要将理想输入信号组合固定在电路中。
通过烧写熔丝来保存信号是较为常见的形式。在集成电路设计阶段，在电路中包含一定数量的熔丝，集成电路中常见的熔丝有金属熔丝和多晶硅熔丝。熔丝在完整状态时电阻较小，流过大电流时会发热熔断。熔丝不同状态电阻值的差异可用于记录信号，例如通过设计电路，让熔丝完整时输出高电平，熔丝熔断后输出低电平，从而与控制电路对应。集成电路制造完成后，通过遍历全部输入变量组合，从对应的系列输出值中选择理想的输出值，通过指令使测试得到的输入变量对应位置的熔丝流过大电流，将对应位置的熔丝熔断，从而将修调的结果固化在芯片内。修调降低了非理想因素对芯片性能的影响，从而提高了集成电路的良品率。
熔丝修调过程包括伪修调与真修调。伪修调通过遍历输入变量得到对应的多组输出值，测试人员在全部输出值中选择最理想的输出值，确定该理想输出值对应的输入变量；真修调根据伪修调中获取的理想输出值对应的输入变量，使芯片内对应位置的熔丝流过大电流进而发热熔断，通过熔丝将理想输入变量固定在芯片内，修调后的芯片会输出伪修调中获取的理想输出值。
伪修调模式下，不对熔丝进行烧写操作，输入的测试变量直接传输至应用电路，产生对应的输出；真修调模式下，输入的测试变量通过开关控制熔丝是否熔断，开关开启则熔丝接入电流通路，熔丝中流过大电流从而发热熔断，开关保持关断熔丝不会接入电流通路，熔丝处于完整状态。熔丝的熔断与否会产生不同的信号，真修调结束后熔丝的输出取代伪修调中的输入测试变量，产生对应的输出。
一种常见的开关方式是使用MOS管（Metal-Oxide-Semiconductor Field-EffectTransistor，金属氧化物半导体场效应管）作为控制熔丝的开关。以NMOS管作为开关为例，电源接熔丝一端，熔丝另一端接NMOS管漏极，NMOS管源极接地，通过伪修调确定理想输入变量，在需要熔断的熔丝相连的NMOS管栅极施加高电平，使NMOS管的栅源电压大于其阈值电压，NMOS管导通，导通状态的NMOS管电阻很小，完整的熔丝电阻也很小，熔丝上流过较大电流，发热使得熔丝熔断。
若NMOS管栅极保持低电压，则NMOS管关断，熔丝不熔断，关断状态的NMOS管电阻远远大于完整的熔丝电阻，熔丝与NMOS管漏极连接处为高电平；若NMOS管栅极为高电压，则NMOS管导通，熔丝熔断后，导通状态的NMOS管电阻远远小于熔断熔丝的电阻，熔丝与NMOS管漏极连接处为低电平。然而熔丝与NMOS管漏极连接处电位高低不能直接用于判断熔丝是否熔断，因为芯片重新上电后，熔丝修调部分无外部信号，熔断熔丝对应的NMOS管栅极为低电平，NMOS管关断，电阻变得很大，熔断的熔丝与关断的NMOS管均为高电阻，且熔丝熔断程度难以判定，不同熔丝的熔断后电阻难以保持一致，导致熔丝与NMOS管漏极连接处电位不确定，所以不能直接根据该点电位判断熔丝是否熔断。芯片重新上电后有效数据丢失，即所谓的“易失性”问题。
发明内容
1.要解决的技术问题
针对现有技术中存在的常见的熔丝-MOS开关熔丝修调结构中，熔丝与MOS开关连接处的输出具有易失性，修调结束重新上电，熔断的熔丝与关断状态的MOS开关连接处为高阻态，由于熔丝熔断程度难以判定，连接处电位不固定，可能会造成高低电平误判，影响修调结果。本发明提供了一种熔丝修调装置及方法，消除了熔丝和MOS开关连接处信号易失性对修调结果造成的影响，提高了修调精确度。
2.技术方案
本发明的目的通过以下技术方案实现。
熔丝修调有两种修调模式，伪修调和真修调。伪修调为不对熔丝进行实际熔断操作，通过外部输入控制信号，直接使系统中修调功能需求模块产生输出变化，并通过芯片端口输出到芯片外部，测试人员使用测试仪器读取对应输出信号。不同的输入信号可产生不同的输出信号，输出信号与输入信号有着类似函数的对应关系。测试人员通过输入一系列变化的输入信号，获取一系列变化的输出信号，并在输出信号中选择最为接近理想值的输出值，通过输入与输出的对应关系获取对应输入信号，即以该输入信号作为输入可在输出端获取理想的输出值。这个不对熔丝进行实际熔断操作，通过系列测试获取理想输出值与其对应输入值的过程，就是伪修调。
真修调使用伪修调过程获取的理想输入值作为输入，以一定的对应关系熔断芯片中的熔丝，使熔丝模块可以产生与外部输入信号相同的芯片内部信号，修调后的熔丝模块可持续输出信号至芯片内部修调功能需求模块，芯片重新上电后无需再修改芯片内部相关寄存器，从而实现了理想输入值的非易失性存储。
一种熔丝修调装置，包括熔丝修调模块，熔丝修调模块包括熔丝模块、熔丝状态读取模块和修调模式选择模块，熔丝修调模块内，熔丝模块接收来自外部信号输入模块的信号，选择是否进行熔丝熔断操作，熔丝状态读取模块用于判断熔丝是否处于熔断状态，并将判断结果输出至修调模式选择模块，修调模式选择模块接收外部信号输入模块的控制信号，选择伪修调或真修调模式，并将各模式下输入数据或熔丝状态输出至修调功能需求模块。
更进一步的，所述的熔丝模块包括如下结构，熔丝FUSE1一端连接电源VDD，另一端连接MOS管NMOS2的漏级，NMOS2源极接地，NMOS2栅极连接NMOS管NMOS1的漏级，NMOS1管源极接地，修调模块使能信号EN经过反相器INV1后连接NMOS1的栅极，修调模式控制信号MODE与修调数据信号DATA<i>作为二输入与非门NAND1的两个输入，NAND1的输出作为反相器INV2的输入，EN作为INV1的输入，INV1的输入作为反相器INV3的输入，INV2和INV3的输出作为二输入与非门NAND2的输入，NAND2的输出经过反相器INV4后接NMOS2的栅极。
更进一步的，所述的熔丝状态读取模块包括如下结构，NMOS管NMOS5的栅极和漏极连接，源极接地，NMOS5的漏极接模块外输入基准电流源IB1，NMOS管NMOS3、NMOS4的栅极连接NMOS5栅极，NMOS3、NMOS4源极接地，NMOS3漏极连接PMOS管PMOS1漏极，NMOS4漏极连接PMOS管PMOS2漏极，PMOS2的漏极、栅极和PMOS1的栅极连接在一起，PMOS2的源极接电阻RES2后接电源VDD，PMOS1的源极接电阻RES1后接熔丝模块的INT<i>端口，NMOS3和PMOS1的漏极连接处定义为熔丝状态输出信号端口STATE1<i>。
更进一步的，所述的电阻RES1和RES2为限流电阻，正常工作状态下，IB1输入基准电流小于RES1和RES2两个数量级，正常工作条件下RES1和RES2上的电压降忽略。
更进一步的，PMOS1和PMOS2宽长比的比例不一致；NMOS3、NMOS4和NMOS5的宽长比的比例不一致。
更进一步的，NMOS3、NMOS4和NMOS5的宽长比之比为1:2:2，PMOS1、PMOS2宽长比之比为1:1。
更进一步的，所述的修调模式选择模块包括如下结构，模块输入信号包括使能信号EN、修调模式控制信号MODE、修调数据信号DATA<i>、熔丝状态信号STATE<i>，输出信号为OUT<i>，传递至芯片内部修调功能需求模块，MODE经反相器INV5反相信号、EN、DATA<i>作为三输入与非门NAND4的输入，MODE经反相器INV7反相信号、EN作为二输入与非门NAND3的输入，STATE1<i>经反相器INV6反相信号与NAND3输出信号作为二输入与非门NAND5的输入，NAND4的输出与NAND5的输出作为二输入与非门NAND6的输入，NAND6的输出依次经反相器INV8和INV9后输出为OUT<i>。
更进一步的，所述的熔丝模块包括如下结构，熔丝FUSE2一端接地，另一端连接芯片外部的焊盘，焊盘上输入的信号定义为PROBE<i>，这个节点电位定义为INT2<i>。
更进一步的，所述的熔丝状态读取模块包括如下结构，PMOS管PMOS3源极接电源VDD，漏极连接输入的基准电流IB2，PMOS3的栅极和漏极相连，PMOS3的栅极与PMOS管PMOS4、PMOS5的栅极相连，PMOS4、PMOS5的源极接电源VDD，PMOS4的漏极连接NMOS管NMOS6的漏极，PMOS5的漏极连接NMOS管NMOS7的漏极，NMOS6的栅极、NMOS6漏极、NMOS7栅极互相连接，NMOS6源极连接电阻RES3，RES3另一端接地，NMOS7源极连接电阻RES4，RES4另一端连接熔丝模块的INT2<i>端口，PMOS5和NMOS7的漏极连接处定义为熔丝状态信号STATE2<i>。
更进一步的，所述的电阻RES1和RES2为限流电阻，正常工作状态下，IB1输入基准电流小于RES1和RES2两个数量级，正常工作条件下RES1和RES2上的电压降忽略。
更进一步的，NMOS6和NMOS7宽长比比例不一致；PMOS3、PMOS 4和PMOS5的宽长比比例不一致。
更进一步的，PMOS3、PMOS4和PMOS5的宽长比之比为1:2:1，NMOS6和NMOS7宽长比之比为1:1。
更进一步的，所述的修调模式选择模块包括如下结构，MODE经反相器INV10反相信号、EN、DATA<i>作为三输入与非门NAND8的输入，MODE经反相器INV12反相信号、EN作为二输入与非门NAND7的输入，STATE2<i>经反相器INV11和INV13后的信号以及NAND7的输出信号作为二输入与非门NAND9的输入，NAND8和NAND9的输出作为二输入与非门NAND10的输入，NAND10的输出经反相器INV14和INV15输出为OUT<i>。
一种基于上述所述的熔丝修调装置的方法，步骤如下，外部信号输入模块同时对修调模式选择模块和熔丝模块输出熔丝修调模块使能信号EN、修调模式选择信号MODE和N位修调数据DATA<（N-1）:0>，使能信号EN的电平高低控制修调模块是否使能，修调模式选择信号MODE的电平高低控制当前修调模式为伪修调或真修调，DATA<i>代表N位信号DATA<（N-1）:0>中的某一位信号，i取值为0~（N-1），修调数据信号DATA<（N-1）:0>在伪修调模式经由修调模式选择模块传递至修调功能需求模块，在真修调模式中，DATA<i>为高电平则控制101模块熔断第i根熔丝，DATA<i>为低电平则第i根熔丝不受影响；
伪修调模式流程为，外部信号输入模块发出指令，EN置为高电平，MODE置为低电平，修调模式选择模块接收指令信号，确定当前修调模式为伪修调，开启外部输入数据到需求模块的信号通道，关闭熔丝模块到需求模块的信号通道，修调数据信号DATA<（N-1）:0>经由修调模式选择模块传递至修调功能需求模块，修调功能需求模块根据不同的DATA<（N-1）:0>组合产生不同的输出，遍历各种可能的DATA<（N-1）:0>组合，在对应的输出中选择理想的输出，从而测试得到理想输出对应的DATA<（N-1）:0>组合；
真修调流程中，外部信号输入模块将EN置为高电平，MODE置为高电平，修调数据信号DATA<i>决定是否熔断对应位置的熔丝，DATA<i>为低电平时，不熔断熔丝；DATA<i>为高电平时，熔断熔丝， MODE与DATA<i>信号为逻辑与的关系，只有当MODE与DATA<i>都为高电平时，才熔断熔丝，熔丝处于熔断或未熔断状态会产生不同的表征熔丝状态的中间信号INT<i>，熔丝状态读取模块根据INT<i>输出熔丝状态信号STATE<i>，修调模式选择模块将各个熔丝状态信号STATE<（N-1）:0>传递给芯片内部修调功能需求模块105，最终修调功能需求模块产生伪修调中得到的理想输出。
一种基于上述所述的熔丝修调装置的方法，步骤如下，通过芯片表面预留的，与芯片内部熔丝一端相连的焊盘，通过伪修调确定真修调所需要的修调数据信号DATA<（N-1）:0>后，根据DATA<（N-1）:0>在对应焊盘上施加电压与电流，直接将与焊盘连接的芯片内部熔丝熔断；
伪修调模式下，EN为高电平，MODE为低电平，NAND8为反相器，NAND7输出低电平，NAND9输出高电平，NAND10为反相器， DATA<i>依次经过NAND8反相器、NAND10反相器、INV14、INV15输出为OUT<i>， OUT<（N-1）:0>跟随输入的DATA<（N-1）:0>;
真修调模式下，EN为高电平，MODE为高电平，NAND7和NAND8输出高电平，NAND9为反相器，NAND10为反相器， STATE2<i>依次经过INV11、INV13、NAND9退化的反相器、NAND10反相器、INV14、INV15输出为OUT<i>,真修调中DATA<i>为高电平，使PROBE<i>为高电平，STATE2<i>输出高电平，OUT<i>输出高电平；DATA<i>为低电平，使PROBE<i>为低电平，STATE2<i>输出低电平，OUT<i>输出低电平，真修调中OUT<（N-1）:0>输出等于PROBE<（N-1）:0>。
3.有益效果
相比于现有技术，本发明的优点在于：
本方案在常见的熔丝-MOS开关修调结构基础上，添加了熔丝状态读取结构，引入了具有非易失性的输出端口，在熔丝状态读取结构中，使用两组不对称的电流镜结构，在熔丝熔断后将输出端电位下拉到地，防止高阻态产生的电平不确定；在熔丝完整时电源到输出端路径上电压小，可防止高电平因电压下降过多被误识别为低电平。
附图说明
图1为本发明熔丝修调装置功能模块间连接关系示意图；
图2为实施例1熔丝模块和熔丝状态读取模块原理图；
图3为实施例1修调模式选择模块电路原理图；
图4为实施例1熔丝修调装置修调流程中信号波形图；
图5为实施例2熔丝模块和熔丝状态读取模块原理图；
图6为实施例2修调模式选择模块电路原理图；
图7为实施例2熔丝修调装置修调流程中信号波形图。
图中标号说明：
101、熔丝模块；102、熔丝状态读取模块；103、修调模式选择模块；104、外部信号输入模块；105、修调功能需求模块。
具体实施方式
下面结合说明书附图和具体的实施例，对本发明作详细描述。
实施例1
为解决易失性问题，本方案通过增加电路结构，并引入新的熔丝状态信号输出端。改进后的系统应满足：熔丝未熔断状态下，熔丝状态信号输出端输出高电平，需要电源到状态信号输出端路径上的电压降尽可能小，避免电压降过大导致输出高电平被误识别为低电平；熔丝熔断状态下，输出端输出低电平，需要将输出端下拉到接近地电位，且输出端下拉不应由修调信号控制，以确保修调结束重新上电，无修调信号输入的情况下输出端仍能被下拉到接近地电位。
本发明使用两组不对称电流镜结构，作为额外的熔丝状态读取模块。一组PMOS电流镜和一组NMOS电流镜漏极分别相连，但电流镜正常工作在饱和区时电流不匹配，实际情况下部分MOS管会处于线性区或截止，以满足状态信号输出端要求。例如，PMOS电流镜宽长比之比为1:1，NMOS电流镜宽长比之比为1:2，其中一个PMOS电流镜的源极接熔丝和NMOS管漏极连接点，另一个PMOS电流镜的源极接电源；两个NMOS电流镜源极接地，源极接熔丝连接点的PMOS电流镜与宽长比较小的NMOS电流镜漏极相连，源极接电源的PMOS电流镜与宽长比较大的NMOS电流镜漏极相连。
熔丝完好时，因电流不匹配，与熔丝相连的PMOS电流镜工作在线性区，下方NMOS电流镜工作在饱和区，电源经过熔丝和PMOS到达输出端的压降小，熔丝状态输出点为高电平；熔丝熔断后，若未重新上电，NMOS开关控制信号仍保持，则NMOS开关导通，熔丝连接点被下拉到地电位，状态信号输出点电位不高于熔丝连接点电位，故状态信号输出点为低电平；熔丝熔断后，若重新上电，无NMOS开关信号，则NMOS开关关断，熔丝连接点为高阻态，该点电位不确定，但由于PMOS电流镜栅极电位高，与熔丝相连的PMOS电流镜栅源电压会小于PMOS的阈值电压（除非熔丝熔断程度很低，导致熔丝连接点输出电平接近VDD），导致PMOS管关断，而下方NMOS管会处于线性区，所以熔丝状态信号输出端为低电平。额外的熔丝状态读取模块确保了芯片重新上电后仍能正确输出，解决了原有输出结构的易失性问题。
实施例1
参见图1，为本发明熔丝修调装置的各功能模块间连接关系示意图。熔丝修调模块包括熔丝模块101、熔丝状态读取模块102和修调模式选择模块103，熔丝修调模块将来自外部信号输入模块104的信号传递至芯片内部的熔丝修调功能需求模块105。修调功能需求模块105模块内置选择器等电路结构，该模块的不同输入会产生不同的信号输出，修调最终目的是使修调功能需求模块105产生理想输出。
熔丝修调模块内，熔丝模块101接收来自外部信号输入模块104的信号，选择是否进行熔丝熔断操作。熔丝状态读取模块102用于判断熔丝是否处于熔断状态，并将判断结果输出至修调模式选择模块103。修调模式选择模块103接收外部信号输入模块104的控制信号，选择伪修调或真修调模式，并将各模式下输入数据或熔丝状态输出至修调功能需求模块105。
外部信号输入模块104同时对修调模式选择模块103和熔丝模块101输出熔丝修调模块使能信号EN、修调模式选择信号MODE和N位修调数据DATA<（N-1）:0>。使能信号EN的电平高低代表修调模块是否使能，例如EN信号为低电平时修调模块关闭，其余输入信号不会影响修调模块，EN信号为高电平时输入信号可正常作用于熔丝修调模块，修调流程中需将EN置为高电平，修调流程结束后可将EN信号置为低电平，实际可以根据需求反向调整。修调模式选择信号MODE的高电平或低电平代表当前修调模式为伪修调或真修调，例如MODE为低电平时修调模式选择模块103以伪修调方式工作，开启外部输入数据到需求模块的信号通道，熔丝模块101不受影响；MODE为高电平时修调模式选择模块103以真修调方式工作，开启熔丝模块到需求模块的信号通道，熔丝模块101根据DATA<（N-1）:0>熔断熔丝。DATA<i>代表N位信号DATA<（N-1）:0>中的某一位信号，i取值为0~（N-1），修调数据信号DATA<（N-1）:0>在伪修调模式经由修调模式选择模块103传递至修调功能需求模块105，在真修调模式中，DATA<i>为高电平则控制101模块熔断第i根熔丝，DATA<i>为低电平则第i根熔丝不受影响。
伪修调模式流程为，外部信号输入模块104发出指令，EN置为高电平，MODE置为低电平，修调模式选择模块103接收指令信号，确定当前修调模式为伪修调，开启外部输入数据到需求模块的信号通道，关闭熔丝模块到需求模块的信号通道，修调数据信号DATA<（N-1）:0>经由修调模式选择模块103传递至修调功能需求模块105，修调功能需求模块105根据不同的DATA<（N-1）:0>组合产生不同的输出。伪修调流程不涉及熔丝模块101和熔丝状态读取模块102。测试人员遍历各种可能的DATA<（N-1）:0>组合，在对应的输出中选择理想的输出，从而测试得到理想输出对应的DATA<（N-1）:0>组合。
真修调流程中，外部信号输入模块将EN置为高电平，MODE置为高电平，此时DATA<（N-1）:0>不能直接经由修调模式选择模块103传递至修调功能需求模块105。修调数据信号DATA<i>决定是否熔断对应位置的熔丝，DATA<i>为低电平时，不熔断熔丝；DATA<i>为高电平时，熔断熔丝。对于某一段熔丝，MODE与DATA<i>信号为逻辑与的关系，只有当MODE与DATA<i>都为高电平时，才熔断熔丝。熔丝处于熔断或未熔断状态会产生不同的表征熔丝状态的中间信号INT<i>，熔丝状态读取模块102根据INT<i>输出熔丝状态信号STATE<i>。修调模式选择模块103将各个熔丝状态信号STATE<（N-1）:0>传递给芯片内部修调功能需求模块105，修调功能需求模块105产生伪修调中得到的理想输出。
参见图2，为一种熔丝修调模块实施例中，熔丝模块101和熔丝状态读取模块102的可行结构。熔丝模块101中，熔丝FUSE1一端连接电源VDD，另一端连接MOS管NMOS2的漏级，NMOS2源极接地，NMOS2栅极连接NMOS管NMOS1的漏级，NMOS1管源极接地，修调模块使能信号EN经过反相器INV1后连接NMOS1的栅极。修调模式控制信号MODE与修调数据信号DATA<i>作为二输入与非门NAND1的两个输入，NAND1的输出作为反相器INV2的输入，EN作为INV1的输入，INV1的输入作为反相器INV3的输入，INV2和INV3的输出作为二输入与非门NAND2的输入，NAND2的输出经过反相器INV4后接NMOS2的栅极。
EN为低电平时，INV1输出高电平，NMOS1的栅极电位为高电平，NMOS1管导通，将NMOS2栅极拉低到低电平，NMOS2关断，MODE与DATA<i>不会影响熔丝；EN为高电平时，INV1输出低电平，NMOS1关断，NMOS2管栅极电位可受MODE与DATA<i>控制。EN为高电平时，INV3输出为高电平，NAND2一端输入为高电平，功能上变为一个反相器，NAND1、INV2、NAND2、INV4在数字逻辑上相当于一个与门，即MODE和DATA<i>的逻辑与结果输出到NMOS2的栅极。当MODE为低电平，修调模式为伪修调，NMOS2栅极为低电平，NMOS2关断，熔丝完好；MODE为高电平，修调模式为真修调，若DATA<i>为低电平，NMOS2关断，熔丝不会熔断，若DATA<i>为高电平，NMOS2导通，熔丝熔断。
NMOS2的漏极与熔丝FUSE1连接点定义为INT1<i>，INT1<i>是一个中间信号，具有易失性，即掉电后重新上电INT1<i>的电平可能改变。熔丝在未熔断状态下电阻值较小，NMOS2管在关断状态电阻极大，此时INT1<i>接近电源VDD电位；熔丝已熔断，但EN、MODE、DATA<i>仍作用时，NMOS2导通，NMOS2电阻较小，FUSE1熔断后电阻大，此时INT1<i>接近地电位。修调结束后将使能信号EN置为低电平，或芯片重新上电后不再重新输入EN、MODE、DATA<i>信号，NMOS2关断，若真修调流程中熔丝FUSE1未熔断，INT1<i>仍输出高电平，若真修调流程中熔丝FUSE1已熔断，INT1<i>点为高阻态输出点，熔断的熔丝FUSE1和关断的NMOS开关NMOS2均为高电阻值，此时INT1<i>电位不能准确判断。熔丝熔断条件下，重新上电前后INT<i>输出发生了改变，所以不能直接使用INT1<i>作为熔丝状态判断信号。
参见图2，为了解决INT1<i>的易失性问题，引入熔丝状态读取模块102，NMOS管NMOS5的栅极和漏极连接，源极接地，NMOS5的漏极接模块外输入基准电流源IB1。NMOS管NMOS3、NMOS4的栅极连接NMOS5栅极，NMOS3、NMOS4源极接地，NMOS3漏极连接PMOS管PMOS1漏极，NMOS4漏极连接PMOS管PMOS2漏极，PMOS2的漏极、栅极，以及PMOS1的栅极连接在一起。PMOS2的源极接电阻RES2后接电源VDD，PMOS1的源极接电阻RES1后接熔丝模块101的INT<i>端口。将NMOS3和PMOS1的漏极连接处定义为熔丝状态输出信号端口STATE1<i>。
电阻RES1和RES2为限流电阻，防止通路上发生短路致使电流过大损坏电路。正常工作状态下，IB1输入基准电流小于RES1和RES2两个数量级，正常工作条件下RES1和RES2上的电压降可以忽略。
控制PMOS1、PMOS2，NMOS3~NMOS5的宽长比比例，如令NMOS3、NMOS4、NMOS5的宽长比之比为1:2:2，根据电流镜原理，当NMOS3~NMOS5工作在饱和区时源漏电流之比约为1:2:2；令PMOS1、PMOS2宽长比之比为1:1，若PMOS1和PMOS2工作在饱和区且源极电位大致相等，PMOS1和PMOS2漏源电流之比约为1:1，而实际上PMOS1工作在饱和区以及PMOS1源极电位约等于PMOS2源极电位不会同时发生。
根据熔丝烧写结束但控制信号仍有输入以及重新上电后无控制信号，以及熔丝是否熔断分情况讨论。若熔丝未熔断，不论有无控制信号输入，NMOS2均为关闭状态，熔丝电阻值低，102模块输入基准电流IB1小，INT1<i>电位接近VDD，此时PMOS1和PMOS2源极电位相近，栅源电压相近，但此时PMOS1工作在线性区而非饱和区，假设PMOS1工作在饱和区，那么基于PMOS1和PMOS2宽长比相等，且栅源电压大致相等，那么PMOS1和PMOS2漏源电流大致相等，与NMOS3和NMOS4漏源电流1:2冲突，故PMOS1不工作在饱和区，而是工作在线性区，实际的PMOS1与PMOS2漏源电流之比为1:2。由于PMOS1工作在线性区，在PMOS1上的源漏电压低，故STATE1<i>电位接近INT1<i>电位，所以熔丝不熔断时STATE<i>输出高电平。
熔丝熔断，且仍有控制信号EN、MODE、DATA<i>，那么NMOS2导通，INT1<i>接近地电位，RES1、PMOS1、NMOS3通路上均接近地电位，STATE1<i>输出接近地电位，即输出低电平。熔丝熔断，且系统重新上电后无控制信号EN、MODE、DATA<i>，NMOS2关断状态，熔丝FUSE1熔断状态，INT1<i>节点为高阻抗，由于输入的基准电流IB1较小，PMOS2饱和区工作状态下栅源电压小，PMOS2和PMOS1栅极电压高，PMOS1会因为栅源电压小于阈值电压而关断（特殊情况是熔丝熔断程度很低，导致INT1<i>接近VDD，从而使PMOS1源极电位接近VDD，设计中可适当加大NMOS2宽长比，使熔丝熔断时流过的电流更大，防止熔丝熔断程度过低)，NMOS3栅源电压大于阈值电压，因为漏源电压小进入线性区。NMOS3处于线性区，PMOS1关断，INT1<i>的电位大部分下降在关断的PMOS1上，STATE1<i>输出低电平。所以熔丝熔断状态，STATE1<i>输出低电平，且不受重新上电的影响，具有非易失性，熔丝未熔断STATE1<i>输出高电平，熔丝熔断STATE1<i>输出低电平。
参见图3，为与图2所示熔丝模块101和熔丝状态读取模块102配套的修调模式选择模块的一种实施例。模块输入信号包括使能信号EN、修调模式控制信号MODE、修调数据信号DATA<i>、熔丝状态信号STATE<i>，输出信号为OUT<i>，传递至芯片内部修调功能需求模块105。MODE经反相器INV5反相信号、EN、DATA<i>作为三输入与非门NAND4的输入，MODE经反相器INV7反相信号、EN作为二输入与非门NAND3的输入，STATE1<i>经反相器INV6反相信号与NAND3输出信号作为二输入与非门NAND5的输入，NAND4的输出与NAND5的输出作为二输入与非门NAND6的输入，NAND6的输出依次经反相器INV8和INV9后输出为OUT<i>。
修调模式选择模块103，应在所有状态下都能正确传递修调信号，包括伪修调流程、真修调流程、真修调结束后重新上电。伪修调流程中，EN信号为高电平，MODE为低电平，NAND4功能上退化为反相器，NAND3输出低电平，NAND5输出高电平，NAND6退化为反相器，所以电路简化为DATA<i>依次经过NAND4退化的反相器、NAND6退化的反相器、INV8、INV9输出为OUT<i>，即伪修调流程中OUT<i>跟随DATA<i>变化。真修调流程中，EN为高电平，MODE为高电平，INV5和INV7输出低电平，NAND4和NAND3输出高电平，NAND5和NAND6退化为反相器，电路简化为STATE1<i>经过INV6、NAND5退化反相器、NAND6退化反相器、INV8、INV9，OUT<i>与STATE1<i>为反相关系。结合上文所述熔丝未熔断STATE1<i>输出高电平，熔丝熔断则STATE1<i>输出低电平，即真修调中DATA<i>为低电平，熔丝未熔断，STATE1<i>为高电平，OUT<i>为低电平；真修调中DATA<i>为高电平，熔丝熔断，STATE1<i>为低电平，OUT<i>为高电平。所以真修调输出信号OUT<（N-1）:0>等于修调数据信号DATA<（N-1）:0>。修调结束后，重新上电，修调模块使能信号EN为低电平，NAND3和NAND4输出高电平，NAND5和NAND6退化为反相器，STATE1<i>仍通过INV6、NAND5退化反相器、NAND6退化反相器、INV8、INV9输出至OUT<i>。所以重新上电后OUT<（N-1）:0>输出真修调流程中的DATA<（N-1）:0>。综上所述，伪修调流程中OUT<（N-1）:0>跟随DATA<（N-1）:0>，真修调流程结束后OUT<（N-1）:0>输出与输入的DATA<（N-1）:0>相同，修调结束后重新上电，OUT<（N-1）:0>输出等于真修调流程中输入的DATA<（N-1）:0>。
参见图4，为图2、图3所示模块熔丝修调信号波形图。未经修调状态，修调模块使能信号EN、修调模式控制信号MODE、修调数据信号DATA<i>无输入，熔丝未熔断，INT<i>、STATE1<i>为高电平，OUT<i>为低电平。伪修调流程中，EN变为高电平，MODE为低电平，DATA<（N-1）:0>遍历输入，DATA<i>多次变化，OUT<i>跟随DATA<i>，熔丝不受影响所以INT<i>和STATE1<i>维持高电平。真修调流程中，EN为高电平，MODE变为高电平，根据伪修调获取的DATA<（N-1）:0>确定真修调中各个DATA<i>，以DATA<i>为高电平为例，DATA<i>变为高电平后，熔丝逐渐熔断，INT<i>、STATE1<i>逐渐变为低电平，OUT<i>与STATE1<i>反相，变为高电平。修调结束后重新上电，EN、MODE、DATA<i>无输入，寄存器默认值为0，INT<i>为高阻态，电位不易确定，STATE1<i>为低电平，OUT<i>为高电平。若真修调中输入的DATA<i>为低电平，则修调结束重新上电后各个波形与未经修调的波形相同。
实施例2
在需要修调的信号位数不多时，可以尝试另一种思路，不使用EN、MODE、DATA<（N-1）:0>控制熔丝熔断，而是外部施加电压。熔丝模块内部熔丝一端接地，另一端连接至芯片表面的焊接点，通过伪修调确定输入变量DATA<（N-1）:0>组合后，在需要熔断的熔丝连接的芯片表面焊接点施加一定的电压，将熔丝熔断。
在控制熔丝熔断的另一种方式中，不使用使能信号EN、修调模式控制信号MODE、修调数据信号DATA<（N-1）:0>，而是通过芯片表面预留的，与芯片内部熔丝一端相连的焊盘，通过伪修调确定真修调所需要的修调数据信号DATA<（N-1）:0>后，根据DATA<（N-1）:0>在对应焊盘上施加一定的电压与电流，直接将与焊盘连接的芯片内部熔丝熔断。这种方式的优点是便于控制熔断时的电压，熔丝熔断更加彻底；缺点是不适用于修调位数过多的应用环境。
如图5所示，为外加电压熔断熔丝方式的熔丝模块101和熔丝状态读取模块102原理图。熔丝模块101中，熔丝FUSE2一端接地，另一端连接芯片外部的焊盘，焊盘上输入的信号定义为PROBE<i>，这个节点电位定义为INT2<i>。真修调时，需要使某熔丝熔断，则对应的PROBE<i>输入高电平，否则PROBE<i>保持低电平。
如图5所示，熔丝状态读取模块102用于图5中熔丝状态的读取。PMOS管PMOS3源极接电源VDD，漏极连接输入的基准电流IB2，PMOS3的栅极和漏极相连。PMOS3的栅极与PMOS管PMOS4、PMOS5的栅极相连，PMOS4、PMOS5的源极接电源VDD。PMOS4的漏极连接NMOS管NMOS6的漏极，PMOS5的漏极连接NMOS管NMOS7的漏极，NMOS6的栅极、NMOS6漏极、NMOS7栅极互相连接，NMOS6源极连接电阻RES3，RES3另一端接地，NMOS7源极连接电阻RES4，RES4另一端连接101的INT2<i>端口。PMOS5和NMOS7的漏极连接处定义为熔丝状态信号STATE2<i>。
电阻RES3和RES4为限流电阻，防止通路上发生短路致使电流过大损坏电路。正常工作状态下，IB2输入基准电流小于RES3和RES4两个数量级，故正常工作条件下RES3和RES4上的电压降可以忽略。
如图5，控制PMOS3~PMOS5、NMOS6和NMOS7的宽长比之比，如PMOS3、PMOS4、PMOS5的宽长比之比为1:2:1，NMOS6和NMOS7宽长比之比为1:1。若熔丝完好，熔丝电阻值低，NMOS6和NMOS7的源极电位接近地电位，NMOS6和NMOS7的栅源电压大致相等。假设NMOS7处于饱和区，那么NMOS6和NMOS7的漏源电流约为1:1，但与PMOS4和PMOS5漏源电流2:1冲突，所以NMOS7不处于饱和区，NMOS7应处于线性区，实际中NMOS6和NMOS7的漏源电流之比为2:1。由于NMOS7处于线性区，PMOS5处于饱和区，NMOS7上的电压降小，STATE2<i>接近地电位，所以熔丝完好时，STATE2<i>输出接近地电位。若熔丝熔断，熔丝FUSE2电阻极大，NMOS7的栅源电压小于其阈值电压，NMOS7处于关断态；PMOS5栅源电压高于其阈值电压，漏源电压很小，PMOS5处于线性区，STATE2<i>接近电源电位VDD。所以熔丝熔断状态，STATE2<i>输出高电平。综上所述，根据伪修调获取的修调数据DATA<（N-1）:0>，DATA<i>为1则使PROBE<i>为高电平，DATA<i>为0则使PROBE<i>为低电平，所得到的STATE2<（N-1）:0>与DATA<（N-1）:0>相等。
图6为图5所示熔丝模块101和熔丝状态读取模块102的配套修调模式选择模块103。MODE经反相器INV10反相信号、EN、DATA<i>作为三输入与非门NAND8的输入，MODE经反相器INV12反相信号、EN作为二输入与非门NAND7的输入，STATE2<i>经反相器INV11和INV13后的信号以及NAND7的输出信号作为二输入与非门NAND9的输入，NAND8和NAND9的输出作为二输入与非门NAND10的输入，NAND10的输出经反相器INV14和INV15输出为OUT<i>。
伪修调模式下，EN为高电平，MODE为低电平，NAND8退化为反相器，NAND7输出低电平，NAND9输出高电平，NAND10退化为反相器，所以电路简化为DATA<i>依次经过NAND8退化的反相器、NAND10退化的反相器、INV14、INV15输出为OUT<i>，所以伪修调下OUT<（N-1）:0>跟随输入的DATA<（N-1）:0>。真修调模式下，EN为高电平，MODE为高电平，NAND7和NAND8输出高电平，NAND9退化为反相器，NAND10退化为反相器，所以电路简化为STATE2<i>依次经过INV11、INV13、NAND9退化的反相器、NAND10退化的反相器、INV14、INV15输出为OUT<i>。真修调中DATA<i>为高电平，使PROBE<i>为高电平，STATE2<i>输出高电平，OUT<i>输出高电平；DATA<i>为低电平，使PROBE<i>为低电平，STATE2<i>输出低电平，OUT<i>输出低电平。所以真修调中OUT<（N-1）:0>输出等于PROBE<（N-1）:0>。修调结束后重新上电，EN为低电平，NAND7和NAND8输出高电平，NAND9和NAND10退化为反相器，电路简化为STATE2<i>依次经过反相器INV11、INV13、NAND9退化的反相器、NAND10退化的反相器、INV14、INV15输出为OUT<i>。所以修调结束重新上电输出的OUT<（N-1）:0>等于输入的PROBE<（N-1）:0>。
参见图7，为图5、图6所示模块熔丝修调信号波形图。未经修调时EN、MODE、DATA<i>、PROBE<i>均为低电平，INT<i>、STATE2<i>为低电平，OUT<i>为低电平。伪修调流程中，EN为高电平，MODE为低电平，PROBE<i>为低电平，DATA<i>变化输入，OUT<i>跟随DATA<i>的变化，INT<i>、STATE2<i>不受影响，仍为低电平。真修调流程中，EN、MODE都为高电平，DATA<i>无输入，伪修调中确定了DATA<（N-1）:0>，若对应的DATA<i>为高电平，则PROBE<i>为高电平，熔丝逐渐熔断，INT<i>和STATE2<i>逐渐变为高电平，OUT<i>与STATE2<i>同相，变为高电平。修调结束重新上电，EN、MODE、DATA<i>、PROBE<i>无输入，INT<i>、STATE2<i>为高电平，OUT<i>为高电平。如果真修调中PROBE<i>为低电平，则修调结束重新上电后各波形与未经修调的波形相同。
以上示意性地对本发明创造及其实施方式进行了描述，该描述没有限制性，在不背离本发明的精神或者基本特征的情况下，能够以其他的具体形式实现本发明。附图中所示的也只是本发明创造的实施方式之一，实际的结构并不局限于此，权利要求中的任何附图标记不应限制所涉及的权利要求。所以，如果本领域的普通技术人员受其启示，在不脱离本创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本专利的保护范围。此外，“包括”一词不排除其他元件或步骤，在元件前的“一个”一词不排除包括“多个”该元件。产品权利要求中陈述的多个元件也可以由一个元件通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (15)

1.一种熔丝修调装置，其特征在于，包括熔丝修调模块，熔丝修调模块包括熔丝模块、熔丝状态读取模块和修调模式选择模块，熔丝修调模块内，熔丝模块接收来自外部信号输入模块的信号，选择是否进行熔丝熔断操作，熔丝状态读取模块用于判断熔丝是否处于熔断状态，并将判断结果输出至修调模式选择模块，修调模式选择模块接收外部信号输入模块的控制信号，选择伪修调或真修调模式，并将各模式下输入数据或熔丝状态输出至修调功能需求模块。
2.根据权利要求1所述的一种熔丝修调装置，其特征在于，所述的熔丝模块包括如下结构，熔丝FUSE1一端连接电源VDD，另一端连接MOS管NMOS2的漏级，NMOS2源极接地，NMOS2栅极连接NMOS管NMOS1的漏级，NMOS1管源极接地，修调模块使能信号EN经过反相器INV1后连接NMOS1的栅极，修调模式控制信号MODE与修调数据信号DATA<i>作为二输入与非门NAND1的两个输入，NAND1的输出作为反相器INV2的输入，EN作为INV1的输入，INV1的输入作为反相器INV3的输入，INV2和INV3的输出作为二输入与非门NAND2的输入，NAND2的输出经过反相器INV4后接NMOS2的栅极。
3.根据权利要求1或2所述的一种熔丝修调装置，其特征在于，所述的熔丝状态读取模块包括如下结构，NMOS管NMOS5的栅极和漏极连接，源极接地，NMOS5的漏极接模块外输入基准电流源IB1，NMOS管NMOS3、NMOS4的栅极连接NMOS5栅极，NMOS3、NMOS4源极接地，NMOS3漏极连接PMOS管PMOS1漏极，NMOS4漏极连接PMOS管PMOS2漏极，PMOS2的漏极、栅极和PMOS1的栅极连接在一起，PMOS2的源极接电阻RES2后接电源VDD，PMOS1的源极接电阻RES1后接熔丝模块的INT<i>端口，NMOS3和PMOS1的漏极连接处定义为熔丝状态输出信号端口STATE1<i>。
4.根据权利要求3所述的一种熔丝修调装置，其特征在于，所述的电阻RES1和RES2为限流电阻，正常工作状态下，IB1输入基准电流小于RES1和RES2两个数量级，正常工作条件下RES1和RES2上的电压降忽略。
5.根据权利要求3所述的一种熔丝修调装置，其特征在于，PMOS1和PMOS2宽长比的比例不一致；NMOS3、NMOS4和NMOS5的宽长比的比例不一致。
6.根据权利要求5所述的一种熔丝修调装置，其特征在于，NMOS3、NMOS4和NMOS5的宽长比之比为1:2:2，PMOS1、PMOS2宽长比之比为1:1。
7.根据权利要求3所述的一种熔丝修调装置，其特征在于，所述的修调模式选择模块包括如下结构，模块输入信号包括使能信号EN、修调模式控制信号MODE、修调数据信号DATA<i>、熔丝状态信号STATE<i>，输出信号为OUT<i>，传递至芯片内部修调功能需求模块，MODE经反相器INV5反相信号、EN、DATA<i>作为三输入与非门NAND4的输入，MODE经反相器INV7反相信号、EN作为二输入与非门NAND3的输入，STATE1<i>经反相器INV6反相信号与NAND3输出信号作为二输入与非门NAND5的输入，NAND4的输出与NAND5的输出作为二输入与非门NAND6的输入，NAND6的输出依次经反相器INV8和INV9后输出为OUT<i>。
8.根据权利要求1所述的一种熔丝修调装置，其特征在于，所述的熔丝模块包括如下结构，熔丝FUSE2一端接地，另一端连接芯片外部的焊盘，焊盘上输入的信号定义为PROBE<i>，这个节点电位定义为INT2<i>。
9.根据权利要求1或8所述的一种熔丝修调装置，其特征在于，所述的熔丝状态读取模块包括如下结构，PMOS管PMOS3源极接电源VDD，漏极连接输入的基准电流IB2，PMOS3的栅极和漏极相连，PMOS3的栅极与PMOS管PMOS4、PMOS5的栅极相连，PMOS4、PMOS5的源极接电源VDD，PMOS4的漏极连接NMOS管NMOS6的漏极，PMOS5的漏极连接NMOS管NMOS7的漏极，NMOS6的栅极、NMOS6漏极、NMOS7栅极互相连接，NMOS6源极连接电阻RES3，RES3另一端接地，NMOS7源极连接电阻RES4，RES4另一端连接熔丝模块的INT2<i>端口，PMOS5和NMOS7的漏极连接处定义为熔丝状态信号STATE2<i>。
10.根据权利要求9所述的一种熔丝修调装置，其特征在于，所述的电阻RES1和RES2为限流电阻，正常工作状态下，IB1输入基准电流小于RES1和RES2两个数量级，正常工作条件下RES1和RES2上的电压降忽略。
11.根据权利要求9所述的一种熔丝修调装置，其特征在于，NMOS6和NMOS7宽长比比例不一致；PMOS3、PMOS 4和PMOS5的宽长比比例不一致。
12.根据权利要求11所述的一种熔丝修调装置，其特征在于，PMOS3、PMOS4和PMOS5的宽长比之比为1:2:1，NMOS6和NMOS7宽长比之比为1:1。
13.根据权利要求9所述的一种熔丝修调装置，其特征在于，所述的修调模式选择模块包括如下结构，MODE经反相器INV10反相信号、EN、DATA<i>作为三输入与非门NAND8的输入，MODE经反相器INV12反相信号、EN作为二输入与非门NAND7的输入，STATE2<i>经反相器INV11和INV13后的信号以及NAND7的输出信号作为二输入与非门NAND9的输入，NAND8和NAND9的输出作为二输入与非门NAND10的输入，NAND10的输出经反相器INV14和INV15输出为OUT<i>。
14.一种基于权利要求1-7任一所述的熔丝修调装置的方法，步骤如下，外部信号输入模块同时对修调模式选择模块和熔丝模块输出熔丝修调模块使能信号EN、修调模式选择信号MODE和N位修调数据DATA<（N-1）:0>，使能信号EN的电平高低控制修调模块是否使能，修调模式选择信号MODE的电平高低控制当前修调模式为伪修调或真修调，DATA<i>代表N位信号DATA<（N-1）:0>中的某一位信号，i取值为0~（N-1），修调数据信号DATA<（N-1）:0>在伪修调模式经由修调模式选择模块传递至修调功能需求模块，在真修调模式中，DATA<i>为高电平则控制101模块熔断第i根熔丝，DATA<i>为低电平则第i根熔丝不受影响；
伪修调模式流程为，外部信号输入模块发出指令，EN置为高电平，MODE置为低电平，修调模式选择模块接收指令信号，确定当前修调模式为伪修调，开启外部输入数据到需求模块的信号通道，关闭熔丝模块到需求模块的信号通道，修调数据信号DATA<（N-1）:0>经由修调模式选择模块传递至修调功能需求模块，修调功能需求模块根据不同的DATA<（N-1）:0>组合产生不同的输出，遍历各种可能的DATA<（N-1）:0>组合，在对应的输出中选择理想的输出，从而测试得到理想输出对应的DATA<（N-1）:0>组合；
真修调流程中，外部信号输入模块将EN置为高电平，MODE置为高电平，修调数据信号DATA<i>决定是否熔断对应位置的熔丝，DATA<i>为低电平时，不熔断熔丝；DATA<i>为高电平时，熔断熔丝， MODE与DATA<i>信号为逻辑与的关系，只有当MODE与DATA<i>都为高电平时，才熔断熔丝，熔丝处于熔断或未熔断状态会产生不同的表征熔丝状态的中间信号INT<i>，熔丝状态读取模块根据INT<i>输出熔丝状态信号STATE<i>，修调模式选择模块将各个熔丝状态信号STATE<（N-1）:0>传递给芯片内部修调功能需求模块105，最终修调功能需求模块产生伪修调中得到的理想输出。
15.一种基于权利要求1、8-13任一所述的熔丝修调装置的方法，步骤如下，
通过芯片表面预留的，与芯片内部熔丝一端相连的焊盘，通过伪修调确定真修调所需要的修调数据信号DATA<（N-1）:0>后，根据DATA<（N-1）:0>在对应焊盘上施加电压与电流，直接将与焊盘连接的芯片内部熔丝熔断；
伪修调模式下，EN为高电平，MODE为低电平，NAND8为反相器，NAND7输出低电平，NAND9输出高电平，NAND10为反相器， DATA<i>依次经过NAND8反相器、NAND10反相器、INV14、INV15输出为OUT<i>， OUT<（N-1）:0>跟随输入的DATA<（N-1）:0>;
真修调模式下，EN为高电平，MODE为高电平，NAND7和NAND8输出高电平，NAND9为反相器，NAND10为反相器， STATE2<i>依次经过INV11、INV13、NAND9退化的反相器、NAND10反相器、INV14、INV15输出为OUT<i>,真修调中DATA<i>为高电平，使PROBE<i>为高电平，STATE2<i>输出高电平，OUT<i>输出高电平；DATA<i>为低电平，使PROBE<i>为低电平，STATE2<i>输出低电平，OUT<i>输出低电平，真修调中OUT<（N-1）:0>输出等于PROBE<（N-1）:0>。
CN202211171397.1A 2022-09-26 2022-09-26 一种熔丝修调装置及方法 Active CN115273951B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211171397.1A CN115273951B (zh) 2022-09-26 2022-09-26 一种熔丝修调装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211171397.1A CN115273951B (zh) 2022-09-26 2022-09-26 一种熔丝修调装置及方法

Publications (2)

Publication Number Publication Date
CN115273951A true CN115273951A (zh) 2022-11-01
CN115273951B CN115273951B (zh) 2022-12-20

Family

ID=83757423

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211171397.1A Active CN115273951B (zh) 2022-09-26 2022-09-26 一种熔丝修调装置及方法

Country Status (1)

Country Link
CN (1) CN115273951B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120119820A1 (en) * 2010-11-16 2012-05-17 Elite Semiconductor Memory Technology Inc. Fuse Circuit
CN103825601A (zh) * 2012-11-15 2014-05-28 东莞赛微微电子有限公司 一种熔丝修调电路
CN106209061A (zh) * 2016-07-01 2016-12-07 中国电子科技集团公司第二十四研究所 熔丝修调装置
CN108572315A (zh) * 2018-05-30 2018-09-25 东莞赛微微电子有限公司 一种熔丝状态检测装置
CN208520962U (zh) * 2018-05-30 2019-02-19 东莞赛微微电子有限公司 一种熔丝状态检测装置
CN110739954A (zh) * 2018-07-19 2020-01-31 江苏润石科技有限公司 一种修调电路
CN112562769A (zh) * 2020-11-23 2021-03-26 电子科技大学 一种具有预修调功能的数字修调系统
CN113189477A (zh) * 2020-09-03 2021-07-30 成都利普芯微电子有限公司 一种芯片修调电路及修调方法
CN114647272A (zh) * 2020-12-18 2022-06-21 圣邦微电子（北京）股份有限公司 修调熔丝读取电路

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120119820A1 (en) * 2010-11-16 2012-05-17 Elite Semiconductor Memory Technology Inc. Fuse Circuit
CN103825601A (zh) * 2012-11-15 2014-05-28 东莞赛微微电子有限公司 一种熔丝修调电路
CN106209061A (zh) * 2016-07-01 2016-12-07 中国电子科技集团公司第二十四研究所 熔丝修调装置
CN108572315A (zh) * 2018-05-30 2018-09-25 东莞赛微微电子有限公司 一种熔丝状态检测装置
CN208520962U (zh) * 2018-05-30 2019-02-19 东莞赛微微电子有限公司 一种熔丝状态检测装置
CN110739954A (zh) * 2018-07-19 2020-01-31 江苏润石科技有限公司 一种修调电路
CN113189477A (zh) * 2020-09-03 2021-07-30 成都利普芯微电子有限公司 一种芯片修调电路及修调方法
CN112562769A (zh) * 2020-11-23 2021-03-26 电子科技大学 一种具有预修调功能的数字修调系统
CN114647272A (zh) * 2020-12-18 2022-06-21 圣邦微电子（北京）股份有限公司 修调熔丝读取电路

Also Published As

Publication number Publication date
CN115273951B (zh) 2022-12-20

Similar Documents

Publication Publication Date Title
US7098721B2 (en) Low voltage programmable eFuse with differential sensing scheme
US8008745B2 (en) Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
JP5394923B2 (ja) スケーラブルな２端子ナノチューブスイッチを有する、不揮発性抵抗変化メモリ、ラッチ回路、および動作回路
US7495310B2 (en) Fuse-data reading circuit
US8441266B1 (en) Sensing circuit
US8305822B2 (en) Fuse circuit and semiconductor memory device including the same
JP2000021191A (ja) ヒューズ回路及び冗長デコーダ回路
JP2000200497A (ja) ヒュ―ズ判定回路およびメモリの冗長設定回路
US20090002119A1 (en) Fuse sensing scheme
US7733722B2 (en) Apparatus for implementing eFuse sense amplifier testing without blowing the eFuse
US8432759B2 (en) Measuring electrical resistance
US8072831B2 (en) Fuse element reading circuit
US7486535B2 (en) Method and device for programming anti-fuses
JPS63166094A (ja) メモリ内で冗長素子に切換えるためのスイッチ素子を備える集積回路
JP3361006B2 (ja) 半導体デバイス
US6882202B2 (en) Multiple trip point fuse latch device and method
CN115273951B (zh) 一种熔丝修调装置及方法
KR100616215B1 (ko) 안티퓨즈를 이용한 리페어 회로
US7689950B2 (en) Implementing Efuse sense amplifier testing without blowing the Efuse
TWI234165B (en) Semiconductor device
KR0164398B1 (ko) 반도체 메모리의 고속 리던던시 디코더 회로
CN114627945B (zh) eFuse存储单元和eFuse系统
US10629281B2 (en) Nonvolatile memory apparatus and an operating method thereof based on a power-up signal
JP3625048B2 (ja) ヒューズブロー対応型の半導体集積回路
KR100332110B1 (ko) 플래시 메모리의 비트기억 회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant