CN103701437A - 一种集成于电力电子芯片内的时钟发生器 - Google Patents

Abstract

本发明时钟信号发生器以电网频率作为参考基准，通过信号同步模采集电网的电压信号或电流信号，并经过一系列转换处理，形成基准脉冲，频率误差检测与补偿电路根据基准脉冲与时钟信号的频率关系对时钟信号的频率进行修调，使时钟发生器输出的时钟信号频率调整到目标频率。该时钟发生器有利于提高电力电子芯片的时钟精度、降低工艺离散性，解决了电力电子领域集成电路片上集成时钟输出频率离散的问题，提高了电力电子芯片参数的一致性，且引入的额外硬件开销较小，结构简单，容易实现，有利于降低电力电子芯片制造成本。

Description

一种集成于电力电子芯片内的时钟发生器

技术领域

本发明涉及集成电路领域，尤其涉及一种集成于电力电子芯片内的时钟发生器。

背景技术

精确时钟源已经成为如今大多数电子电路（基本所有数字电路和某些模拟电路，如开关电容电路）不可或缺的一部分，在电力电子领域中也不例外，在涉及到诸如移相、延时等操作时，时钟电路的准确度、集成度和可靠性越来越受到工业界和学术界的广泛关注。

在电力电子领域中，一般有两种方法获得精确的时钟源，一种是现在广泛应用的晶体或陶瓷振荡器，实践已经证明这类振荡器具有极高的准确度和稳定性，但是由于它们以机械方式工作，因而容易磨损，在物理冲击下可能造成实际输出频率与设定频率（即目标频率）存在一定的误差，另外，在尺寸受限的设计领域中，晶体或陶瓷振荡器较大的封装尺寸也给设计带来了挑战。另外一种实现方案是使用锁相环对输入电网频率信号进行同步，在芯片内部对电网频率信号进行倍频，使得芯片内部工作时钟锁定在电网频率，这种方法的缺陷是电路规模较大，复杂度较高，这使得应用的成本较高，稳定性和可靠性下降。

一种比较好的可替代方案是采用片上集成振荡器（指能够集成于芯片内的振荡器），可以片上集成的振荡器有LC振荡器、RC振荡器和环形振荡器等。这类集成振荡器的实现方式简单，在标准CMOS工艺下很容易实现，因而避免了片外元器件的使用，这使得它们具有较高的集成度和可靠性。但是由于标准CMOS工艺提供的元器件（电阻和电容等）参数的工艺离散都比较大，导致了片上振荡器输出频率离散较大，例如在典型CMOS工艺下RC振荡器输出频率离散，甚至可以达到25%（即多个芯片中最大输出频率和最小输出频率均与目标频率相差25%）。针对制造工艺离散带来的成品率下降问题，工业界广泛采用的手段是修调技术，其中激光修调法和熔丝修调法是两种主要的修调方法。由于两种方法都需要在芯片封装之前加入一道额外的修调工序，这无疑会增加芯片的制造成本和时间成本。

针对已有修调技术存在的上述缺点，目前已有研究开始着力于从集成电路设计层面解决片上集成振荡器输出频率离散问题，如文献Y.Tokunagaet al.,“An on-chip CMOS relaxation oscillator with voltage averagingfeedback,”IEEE Journal of Solid-State Circuits,vol.45,no.6,pp.1150-1158,2010.利用电压反馈的方式实现了一种抗工艺离散的CMOS张弛振荡器的设计，文献F.Sebastiano,L.Breems,K.Makinwa,S.Drago,D.Leenaerts,andB.Nauta,“A low-voltage mobility-based frequency referenceforcrystal-less ULP radios,”IEEE J.Solid-State Circuits,vol.44,no.7,pp.2002–2009,Jul.2009.给出了一种基于迁移率的片上集成振荡器的设计，然而上述方法也仅在一定程度上降低了片上振荡器的输出频率离散，例如基于迁移率的设计在不修调的情况下输出频率离散仍达到了±6%。

发明内容

针对现有的电力电子应用领域芯片片内集成振荡器输出频率随制造工艺涨落离散较大的问题，本发明提供了一种电力电子芯片集成时钟发生器，该电力电子芯片集成时钟发生器时钟精度高、离散性低。

一种集成于电力电子芯片内的时钟发生器，包括：

信号同步模块，用于采集电网频率，并产生基准脉冲；

待修调振荡单元，用于产生并输出时钟信号；

频率误差检测与补偿电路，用于根据基准脉冲和时钟信号的频率向待修调振荡单元发出相应的修调信号，控制待修调振荡单元对输出时钟信号进行频率修调。

各国电力行业都对电力系统供电频率的允许偏差进行了限定，即使在电力系统非正常状况下，供电频率允许偏差也较小。因此以电网频率为时钟基准进行频率修调得到的时钟频率理论上可以达到较高的精度，这足以满足大多数应用对工作时钟频率准确度的要求。

如我国电力工业部1996发布施行的《供电营业规则》第五十三条规定，在电力系统正常状况下，供电频率的允许偏差为：

（a）电网装机容量在300万千瓦及以上的，为±0.2赫兹；

（b）电网装机容量在300万千瓦以下的，为±0.5赫兹。

在电力系统非正常状况下，供电频率允许偏差不应超过±1赫兹。

从该规定可以得到，在正常状况下，电网频率的最大离散为±1%。因此以电网频率为时钟基准进行频率修调能得到的时钟频率理论上可以达到±1%的精度，这足以满足大多数应用对工作时钟频率准确度的要求。

本发明中通过信号同步模块采集电网的电压信号或电流信号，并经过一系列转换处理，将采集得到的正弦波信号（电网的电压信号和电流信号均为正弦波信号）转化方波信号作为基准脉冲，该方波信号的幅值取决于电力电子芯片的工作电压。由于电网电压一般较大，超过电力电子芯片的承受能力，因此一般采集电压信号之前，需根据电力电子芯片的工作电压设置降压模块，将电网电压降低至适应电力电子芯片工作电压之内。该基准脉冲的频率与电网频率相同，不同国家的电网频率会有所不同，在我国该频率为50Hz。

本发明的集成于电力电子芯片内的时钟发生器，以电网频率作为基准频率（即作为基准脉冲），频率误差检测与补偿电路根据基准脉冲与时钟信号的频率关系对时钟信号的频率进行修调，使时钟发生器能够稳定产生并输出一定频率的时钟信号，保证待修调振荡器输出的时钟信号频率与电网频率存在一个固定的线性关系。

所述的待修调振荡单元包括：

待修调振荡器，用于产生输出脉冲；

基本偏置电流级，用于为待修调振荡器提供基本偏置电流；

偏置电流阵列，用于根据所述的修调信号调整待修调振荡器的偏置电流，所述的偏置电流阵列包括N条可控偏置电流支路；

所述的可控偏置电流支路设有控制开关，根据接收到的修调信号关闭或开启相应可控偏置电流支路。

所述的待修调振荡器为输出频率受到偏置电流控制的片上振荡器。

通过改变待修调振荡器的总的偏置电流（基本偏置电流级提供的基本偏置电流和偏置电路阵列提供的偏置电流的总和）从而改变待修调振荡器的输出频率。通过基本偏置电流级为待修调振荡器提供基本偏置电流，保证待修调振荡器有一个基本的振荡频率，通过偏置电流阵列对待修调振荡器进行频率修调使频率与目标频率一致。可控偏置电流支路数根据工艺偏差影响的大小（即所需要的修调范围）进行设定。

所述的频率误差检测与补偿电路包括：

计数器，用于对一个或多个基准脉冲周期内的时钟信号周期数进行计数；

修调信号输出模块，用于根据计数器的计数结果向所述的控制开关发送相应的修调信号；

延时模块，用于延时计数器的计数开始时间。

计数器对基准脉冲的一个或多个周期内输出的时钟信号周期数进行计数获取输出信号频率与目标频率的差值，即用待修调振荡器输出信号的频率对该基准脉冲一个或多个周期进行计数完成对频率误差的检测，修调信号输出模块根据频率误差通过数字逻辑处理形成修调信号，并通过控制开关完成频率修调。由于芯片（电力电子芯片）上电稳定后，待修调振荡器输出信号的频率才能稳定，为保证修调结果的准确性，设置延时模块，使计数器上电后延时一定时间后才开始计数。

所述的延时模块与计数器的使能端相连，当到达设定的延时时间后，延时模块向计数器发送使能信号，控制计数器开始计数。

所述的延时时间根据实际需要设定，一般需要考虑芯片从上电到电源电压稳定所需要的时间，一般为ms级。

所述的时钟发生器还包括上电复位模块，用于在电力电子芯片上电时使所述的待修调振荡单元和所述的频率误差检测与补偿电路复位。

为保证每次能够顺利而准确地对输出的时钟信号进行频率修调，通过设置上电复位模块，每次重新上电后对延时模块复位，延时模块复位后使计数器清零，且修调信号输出模块受控于计数器的工作状态，计数器清零，修调信号输出模块也相应完成初始化，进一步，即完成对偏置电流阵列的初始化，从而对整个时钟信号发生器进行复位。

所述的计数器是由M位D触发器构成的异步加法计数器。

触发器的位数的选择取决于所需要的修调精度和修调范围。采用D触发器实现，电路结构简单，易于实现，且成本低。

所述的修调信号为N位二进制数字信号。修调信号的位数与可控偏置电流阵列中可控偏置电流支路的支路数相同，每位修调信号控制一条可控偏置电流支路，通过N位二进制数字信号分别控制待修调振荡单元中N条可控偏置电流支路的通断。

所述的N条可控偏置电流支路提供的偏置电流值呈阶梯变化。

该阶梯变化的梯度根据片上振荡器中的张弛振荡器的输出频率所要求的修调精度进行设定，通过偏置电流的阶梯变化使每条可控偏置电流支路导通时对应的频率增加量呈阶梯变化，简化频率修调过程。

本发明提供了一种集成于电力电子芯片内的时钟发生器，以电网频率作为基准脉冲的频率对待修调振荡器输出的时钟信号进行频率修调，使时钟发生器产生的时钟信号的频率稳定为目标频率。该时钟发生器有利于提高电力电子芯片的时钟精度、降低工艺离散性，解决了电力电子领域集成电路片上集成时钟输出频率离散的问题，提高了电力电子芯片参数的一致性。且引入的额外硬件开销较小，结构简单，容易实现，有利于降低电力电子芯片制造成本。

附图说明

图1是本发明集成于电力电子芯片内的时钟发生器的结构框图；

图2为本实施例中张弛振荡器的电路原理图；

图3为本实施例中环形振荡器的电路原理图。

具体实施方式

下面结合具体实施例对本发明提高电力电子芯片时钟精度、降低离散性的片上自修调方法作进一步详细描述。

实施1

一种集成于电力电子芯片内的时钟发生器，如图1所示，包括：

信号同步模块，用于采集电网频率，并产生基准脉冲CLK_ref，本实施例中其频率为50Hz；

待修调振荡单元，用于产生并输出时钟信号CLK；

频率误差检测与补偿电路，用于根据基准脉冲CLK_ref和时钟信号CLK的频率向待修调振荡单元发出相应的修调信号，控制待修调振荡单元对输出时钟信号CLK进行频率修调；

上电复位模块，用于在电力电子芯片上电时使所述的待修调振荡单元和所述的频率误差检测与补偿电路复位。

如图2所示，待修调振荡单元包括：

待修调振荡器，用于产生输出脉冲CLK，本实施例中该待修调振荡器为张弛振荡器，其输入端V_bias为额外的偏置电路，用于提供偏置电压，本实施例中芯片的电源电压为5V，偏置电压的幅值为3V；

基本偏置电流级，用于为待修调振荡器提供基本偏置电流，其提供的偏置电流为I₀，用于使待修调振荡器输出的时钟信号的频率f=1800*f₀（f₀=50Hz）；

偏置电流阵列，用于根据修调信号调整待修调振荡器的偏置电流，所述的偏置电流阵列包括N条可控偏置电流支路，本实施例中N=4；

可控偏置电流支路设有控制开关，根据接收到的修调信号关闭或开启相应可控偏置电流支路，4条可控偏置电流支路的输出电流值呈阶梯变化，各可控偏置电流支路可提供的电流值为2ⁿX，X为频率相对修调前提高1/100对应的偏置电流增量，通常X≈I₀/100，相应各可控偏置电流支路导通时，待修调振荡器输出的时钟信号的频率相对修调前提高2ⁿ/100。本实施例中控制开关为由PMOS晶体管构成的开关电路。

频率误差检测与补偿电路包括：

计数器，用于对一个或多个基准脉冲周期内的时钟信号进行计数，本实施例中计数器为11位D触发器构成的异步加法计数器；

延时模块，用于延时计数器的计数开始时间，本实施例中延时时间为60ms，延时模块以基准脉冲CLK_ref为标准时钟信号；

修调信号输出模块，用于根据计数器的计数结果向所述的控制开关发送相应的修调信号。

本实施例中修调信号为4位二进制数字信号，用Cal[0:3]表示，Cal[n](n=0..3)分别控制相应的可控电流支路的关闭或开启。

当Cal[n]=0时，其对应的可控电流支路的导通（开启），相应的待修调振荡器输出的时钟信号的频率相对修调前提高2ⁿ/100。

本实施例中基准脉冲CLK_ref的频率为电网频率f₀（50Hz），时钟信号发生器输出的时钟信号CLK的目标频率为f=2000*f₀，假设一次制造中集成电路制造工艺涨落造成某块芯片实际输出时钟信号频率f=1800*f₀。

本实施例的时钟信号发生器的频率修调过程如下：

初始化：芯片上电后，上电复位模块使时钟信号发生器初始化，延时模块和计数器清零，对修调输出信号置“1”，即：Cal[0:3]=1111，关闭待修调振荡器中偏置电流阵列中所有支路；

计数：芯片上电初始化后，经三个电网周期的延时使能计数器，计数器开始计数，用待修调振荡器输出时钟信号对电网一个周期进行计数，一个电网周期后，计数停止。

本实施例中保存在计数器中的计数结果为1800；

修调信号赋值：频率输出单元根据计数结果通过逻辑电路获得需要的修调量，产生修调信号Cal[0:3]，本例中修调量为（2000-1800）/1800≈11/100，对修调信号Cal[0:3]赋值，使Cal[0:3]=0100，开启偏置电流阵列中Cal[0]、Cal[1]和Cal[3]对应的可控偏置电流支路，使片上振荡器的输出频率增加11/100，使输出的时钟信号的稳定为目标频率2000*f₀，进而完成对片上振荡器输出频率修调。

修调完成后，待修调振荡单元的偏置电流阵列的工作状态维持不变，从而使输出时钟信号的频率保持不变，直到断电后再次上电时芯片初始化重新修调。

实施2

本实施例的时钟信号发生器与实施例1中相同，所不同的是待修调振荡单元中的待修调振荡器为带有尾电流控制的环形振荡器结构，如图3所示。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种集成于电力电子芯片内的时钟发生器，其特征在于，包括：

信号同步模块，用于采集电网频率，并产生基准脉冲；

待修调振荡单元，用于产生并输出时钟信号；

频率误差检测与补偿电路，用于根据基准脉冲和时钟信号的频率向待修调振荡单元发出相应的修调信号，控制待修调振荡单元对输出时钟信号进行频率修调。

2.如权利要求1所述的集成于电力电子芯片内的时钟发生器，其特征在于，所述的待修调振荡单元包括：

待修调振荡器，用于产生输出脉冲；

基本偏置电流级，用于为待修调振荡器提供基本偏置电流；

偏置电流阵列，用于根据所述的修调信号调整待修调振荡器的偏置电流，所述的偏置电流阵列包括N条可控偏置电流支路；

所述的可控偏置电流支路设有控制开关，根据接收到的修调信号关闭或开启相应可控偏置电流支路。

3.如权利要求2所述的集成于电力电子芯片内的时钟发生器，其特征在于，所述的频率误差检测与补偿电路包括：

计数器，用于对一个或多个基准脉冲周期内的时钟信号周期数进行计数；

延时模块，用于延时计数器的计数开始时间；

修调信号输出模块，用于根据计数器计数结果向所述的控制开关发送相应的修调信号。

4.如权利要求3所述的集成于电力电子芯片内的时钟发生器，其特征在于，所述的时钟发生器还包括上电复位模块，用于在电力电子芯片上电时使所述的待修调振荡单元和所述的频率误差检测与补偿电路复位。

5.如权利要求4所述的集成于电力电子芯片内的时钟发生器，其特征在于，所述的计数器是由M位D触发器构成的异步加法计数器。

6.如权利要求5所述的集成于电力电子芯片内的时钟发生器，其特征在于，所述的修调信号为N位二进制数字信号。

7.如权利要求6所述的集成于电力电子芯片内的时钟发生器，其特征在于，所述的N条可控偏置电流支路提供的偏置电流值呈阶梯变化。

8.如权利要求7所述的集成于电力电子芯片内的时钟发生器，其特征在于，所述的待修调振荡器为输出频率受到偏置电流控制的片上振荡器。

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