JPH11126489A

JPH11126489A - 半導体記憶装置

Info

Publication number: JPH11126489A
Application number: JP28865197A
Authority: JP
Inventors: Tadashi Miyagawa; 正宮川; Nobuaki Otsuka; 伸朗大塚; Naoto Tomita; 直人冨田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-10-21
Filing date: 1997-10-21
Publication date: 1999-05-11
Anticipated expiration: 2017-10-21
Also published as: US6088281A; JP3730381B2

Abstract

(57)【要約】【課題】機能制御データ記憶用のヒューズ素子としてＥ
ＥＰＲＯＭセルを使用する際に、記憶データを読み出す
ための電圧がヒューズ素子用セルトランジスタのドレイ
ンに印加され続けることを防止し、その電気的特性の経
時変化を防止し、使用開始の初期と比べて記憶データが
変化しないように制御する。【解決手段】フラッシュＥＥＰＲＯＭにおいて、機能制
御データ記憶用のヒューズ素子として使用される浮遊ゲ
ートおよび制御ゲートが積層された二層ゲート構造を有
するＭＯＳトランジスタ群３０ａと、所定の制御信号を
受けてヒューズ素子用のＭＯＳトランジスタのドレイン
をプリチャージし、プリチャージの終了後にヒューズ素
子用のＭＯＳトランジスタからデータを読み出し、次い
で、読み出したデータをラッチするように制御するシー
ケンス制御回路３０ｂとを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に電気的消去・再書込み可能な不揮発性半導体
メモリセル（ＥＥＰＲＯＭセル）を例えば機能制御デー
タの記憶素子として用いたヒューズ回路から記憶データ
を読み出す制御回路に関するものであり、例えばフラッ
シュＥＥＰＲＯＭのような一括消去型の半導体メモリに
使用される。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電源を切っても不揮発
性セルのデータが消えない等の利点があり、近年大幅に
需要が増大している。特に、１トランジスタでメモリセ
ルが構成された一括消去可能なフラッシュ型のＥＥＰＲ
ＯＭ（フラッシュメモリ）は、大容量の磁気ディスクの
代替等の用途が期待されている。

【０００３】従来のフラッシュメモリにおいて、セルア
レイで使用されているメモリセルは、ゲート絶縁膜中に
電荷蓄積層として形成された浮遊ゲート電極および制御
ゲート電極が積層された二層ゲート構造を有するＮＭＯ
Ｓ型の電界効果トランジスタ（セルトランジスタ）から
なる。

【０００４】このようなフラッシュメモリにおいて、例
えば冗長機能、トリミング機能、データ書き換え防止
（ライトプロテクト）などを制御するための冗長機能制
御データ、トリミング機能制御データ、データ書き換え
防止（ライトプロテクト）制御データなどの記憶素子
（ヒューズ素子）として、前記セルトランジスタと同一
工程で同様の構造に形成されたＲＯＭセルを用いる場合
がある。

【０００５】なお、前記冗長機能制御データは、最近の
大容量化しているフラッシュメモリにおいて、正規メモ
リセルアレイの不良セルを救済して製造歩留りを向上さ
せるために採用されている冗長回路の置換アドレス（正
規のメモリセルアレイの不良アドレス）を表わすデータ
である。

【０００６】また、前記トリミング機能制御データは、
単一電源を使用するフラッシュメモリにおいて、書込み
電圧、消去電圧などの基準となる基準電圧値を生成する
ために採用されているトリミング回路を調整するための
データである。

【０００７】また、前記ライトプロテクト制御データ
は、メモリセルアレイをブロックに分割した構成を採用
するフラッシュメモリにおいて、指定したブロックのデ
ータ書き換えを禁止制御するためのデータである。

【０００８】

【発明が解決しようとする課題】しかし、前記したよう
に従来の半導体記憶装置において機能制御データ記憶用
のヒューズ素子として使用されるＲＯＭセルは、記憶デ
ータを読み出すための電圧がヒューズ素子用ＲＯＭセル
のドレインに印加され続けると、その電気的特性の経時
変化（浮遊ゲートの電荷量の変化）を引き起こし、使用
開始の初期と比べて記憶データが変化するおそれが生じ
るという問題があった。

【０００９】本発明は上記の事情に鑑みてなされたもの
であり、機能制御データ記憶用のヒューズ素子としてＥ
ＥＰＲＯＭセルを使用する際に、記憶データを読み出す
ための電圧がヒューズ素子用ＲＯＭセルのドレインに印
加され続けることを防止し、その電気的特性の経時変化
（浮遊ゲートの電荷量の変化）を防止し、使用開始の初
期と比べて記憶データが変化しない制御することがで
き、性能、信頼性を向上し得る半導体記憶装置を提供す
ることを目的とするものである。

【００１０】

【課題を解決するための手段】第１の発明の半導体記憶
装置は、機能制御データ記憶用のヒューズ素子として使
用される浮遊ゲートおよび制御ゲートが積層された二層
ゲート構造を有するＭＯＳトランジスタと、所定の制御
信号を受けて前記ヒューズ素子用のＭＯＳトランジスタ
のドレインをプリチャージし、前記プリチャージの終了
後に前記ＭＯＳトランジスタからデータを読み出し、次
いで、前記読み出したデータをラッチするように制御す
るシーケンス制御回路とを具備することを特徴とする。

【００１１】第２の発明の半導体記憶装置は、第１の発
明の半導体記憶装置において、前記シーケンス制御回路
は、前記ヒューズ素子用のＭＯＳトランジスタのドレイ
ンを所定のタイミングで所定時間プリチャージするプリ
チャージ回路と、前記ＭＯＳトランジスタの記憶データ
を所定のタイミングで読み出す読み出し回路と、前記読
み出し回路により読み出されたデータをラッチするラッ
チ回路と、前記プリチャージ回路を駆動するためのプリ
チャージ信号、前記読み出し回路を駆動するための読み
出し制御信号、前記ラッチ回路を駆動するためのラッチ
信号を生成するヒューズ制御回路とを具備することを特
徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＮＯＲ型フラッシュＥＥＰＲＯＭの全体
構成を概略的に示すブロック回路図である。

【００１３】本実施例のフラッシュＥＥＰＲＯＭは、外
部電源から供給される読み出し動作用の電圧を昇圧して
書込み・消去用の電圧を生成する昇圧回路を内蔵した単
一源方式のものである。

【００１４】そして、データ書込みの対象となるセルア
レイ領域のメモリセルを指定して自動的に書込む自動書
込み機能、データ消去の対象となるセルアレイ領域の複
数のブロックをブロック単位としてブロック毎にシリア
ルに指定して自動的に消去させる自動消去機能を有す
る。

【００１５】また、セルアレイの例えば不良行を予備行
に置換して救済するようにした不良セル救済機能を有す
る。図１において、メモリセルアレイ１０は、それぞれ
浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦ
ＥＴからなるメモリセル（セルトランジスタ）が、例え
ばＮＯＲ型セルを構成し、全体として行列状に配列され
てなり、ロウ方向にｎ個のブロックＢＫ０〜ＢＫｎに分
割されている。

【００１６】１１はアドレス入力端子を介して例えば１
８ビットのアドレス信号Ａ０〜Ａ１７が外部から入力す
るアドレスバッファである。１２は前記アドレスバッフ
ァ１１からのアドレス信号（内部アドレス信号）をデコ
ードするためのプリデコーダである。

【００１７】１３は前記プリデコーダ１２からのロウア
ドレス信号をデコードしてメモリセルアレイ１０のロウ
選択を行うためのロウデコーダであり、デコード出力に
応じてワード線に所定の電圧を供給するワード線ドライ
バを有する。

【００１８】１４は前記プリデコーダ１２からのカラム
アドレス信号をデコードするカラムデコーダである。１
５は前記カラムデコーダ１４のデコード出力により制御
され、前記メモリセルアレイ１０のカラム選択を行うた
めのカラムゲートであり、ビット線に所定の電圧を供給
するビット線ドライバを有する。

【００１９】１６は前記カラムゲート１５に接続された
センスアンプであり、メモリセルからの読み出し情報を
センス増幅して出力する。１７は上記センスアンプ１６
に接続された入出力回路（Ｉ／Ｏバッファ）であり、入
出力端子との間で例えば１６ビットの入出力データＤ０
〜Ｄ１５が入出力する。１８は各ブロックＢＫ０〜ＢＫ
ｎのソース線選択を行うためのソースデコーダであり、
デコード出力に応じてソース線に所定の電圧を供給する
ソース線ドライバを有する。

【００２０】２０は書込み動作に必要な高電圧を前記カ
ラムゲート１５のビット線ドライバを介してビット線に
供給するためのビット線昇圧回路である。２１は書込み
動作や消去動作に必要な高電圧を前記ワード線およびソ
ース線に印加するために前記ロウデコーダ１３のワード
線ドライバおよびソースデコーダ１８のソース線ドライ
バに供給するためのワード線・ソース線昇圧回路であ
る。

【００２１】２２はＥＥＰＲＯＭ内部の各部の動作を制
御するための制御回路であり、チップイネーブ（／Ｃ
Ｅ）入力端子、アウトプットイネーブ（／ＯＥ）入力端
子、ライトイネーブ（／ＷＥ）入力端子に接続されてい
る。

【００２２】２３はアドレス発生用のアドレスカウンタ
であり、自動書込みあるいは自動消去に際して、対象と
なるブロックおよびメモリセルのアドレスを指定するた
めのアドレスを生成する。

【００２３】２４は選択回路であり、通常動作時には前
記アドレスバッファ１１からのアドレス信号を選択して
前記プリデコーダ１２に供給し、自動書込み時あるいは
自動消去時には、前記アドレスカウンタ２３から出力す
るアドレス信号を選択して前記プリデコーダ１２に供給
するものである。

【００２４】２５は前記アドレスバッファ１１からのア
ドレス信号および入出力回路１７を経た入力信号の組み
合わせによるコマンド信号を解読して各種の制御信号を
出力するコマンド回路である。

【００２５】２６はメモリセルアレイ１０に対する書込
みあるいは消去の回数をカウントするために設けられた
サイクルカウンタである。２７はタイマー回路である。
２８は前記自動書込み機能、自動消去機能および不良セ
ル救済御機能を実現するためのシーケンス動作を制御す
るように構成されたＰＬＡ（プログラマブル・ロジック
・アレイ）である。

【００２６】上記ＰＬＡ２８は、前記コマンド回路２
５、サイクルカウンタ２６、タイマー回路２７の各出力
および前記センスアンプ１６からの信号が与えられ、Ｐ
ＬＡコード信号を出力して前記ビット線昇圧回路２０、
ワード線・ソース線昇圧回路２１、選択回路２４、アド
レスカウンタ２３、サイクルカウンタ２６およびタイマ
ー回路２７に供給する。

【００２７】なお、ＥＥＰＲＯＭの製造段階における検
査工程で発見された不良セルを救済して製造歩留りを向
上させるために冗長回路が設けられている。この冗長回
路は、図示しないが、数行分の冗長用メモリセル（予備
メモリセル、リダンダンシーセル）、予備ロウデコーダ
および置換制御回路などを有する。

【００２８】前記予備ロウデコーダには、前記メモリセ
ルアレイ１０中に数行以下の不良行が存在した場合にこ
れらの不良行のアドレスを不揮発性的に記憶しておくた
めの不良アドレス記憶回路（図示せず）が数個設けられ
ている。

【００２９】前記冗長回路の置換制御回路は、書込み特
性または消去特性が劣化したメモリセルに代えて冗長用
のメモリセルを選択する状態に設定する（特性が劣化し
たセルを冗長用のセルに置換する）ように制御する機能
を備えていてもよい。

【００３０】３０は本発明の特徴部分に係るヒューズデ
ータ制御回路である。このヒューズデータ制御回路３０
は、後で図５乃至図１０を参照しながら詳細に説明する
が、機能制御データ記憶用のヒューズ素子として使用さ
れ、セルトランジスタと同一工程で同様の構造に形成さ
れた浮遊ゲートおよび制御ゲートが積層された二層ゲー
ト構造を有するＭＯＳトランジスタ群３０ａと、所定の
制御信号を受けて前記ヒューズ素子用のＭＯＳトランジ
スタのドレインをプリチャージし、前記プリチャージの
終了後に前記ＭＯＳトランジスタからデータを読み出
し、次いで、前記読み出したデータをラッチするように
制御するシーケンス制御回路３０ｂとを具備する。

【００３１】図２は、図１中のヒューズデータ制御回路
３０を示すブロック図である。図２において、３１ｉ
（ｉ＝１〜４）はそれぞれ機能制御データを記憶するた
めのヒューズ素子（二層ゲート構造を有するＭＯＳトラ
ンジスタ）を有するヒューズ回路である。

【００３２】ここで、リダンダンシー用のヒューズ回路
３１１は、冗長回路の置換アドレス（正規のメモリセル
アレイの不良アドレス）を表わす冗長機能制御データを
記憶している。トリミング用のヒューズ回路３１２は、
書込み電圧、消去電圧などの基準となる基準電圧値を生
成するために採用されているトリミング回路を調整する
ためのトリミング機能制御データを記憶している。プロ
テクト用のヒューズ回路３１３は、指定したブロックの
データ書き換えを禁止制御するためのライトプロテクト
データを記憶している。テスト禁止用のヒューズ回路３
１４は、ユーザーによるメモリテストを禁止指定するた
めのテスト禁止データを記憶している。

【００３３】ヒューズ制御回路３２ｉ（ｉ＝１〜４）
は、後述するヒューズ選択回路３３から供給されるヒュ
ーズ選択信号RDFS、TRIMFS、PROTFS、TESTFSにより対応
して駆動制御され、後述するヒューズラッチトリガ回路
３６から供給されるプリチャージ信号PCHG、リードトリ
ガ信号RSTARTおよび読み出し制御信号READを受けると、
対応する各ヒューズ回路３１ｉ（ｉ＝１〜４）のデータ
読み出し・ラッチ動作に必要な制御信号としてプリチャ
ージ信号PCHGBi（ｉ＝１〜４）、バイアス電圧BIASi
（ｉ＝１〜４）、読み出し制御用の制御ゲート駆動信号
FWLi（ｉ＝１〜４）、ラッチ信号LATi（ｉ＝１〜４）を
出力する。

【００３４】ヒューズ選択回路３３は、外部信号（本例
では、X8、X9、X10 ）および内部信号PROTを受け、外部
信号のロジック（組み合わせ）に応じて、ヒューズラッ
チトリガ回路３６を制御するための制御信号FSELB 、前
記ヒューズ制御回路３２１〜３２４を対応して制御する
ためのヒューズ選択信号RDFS、TRIMFS、PROTFS、TESTFS
を生成する。

【００３５】この場合、電源投入時には全てのヒューズ
制御回路３２ｉを選択し、一部のヒューズ回路のデータ
書き換え後には対応する一部のヒューズ制御回路を選択
するようにヒューズ選択信号を生成する。

【００３６】これにより、電源投入時に選択される全て
のヒューズ制御回路３２ｉは対応する各ヒューズ回路３
１ｉの読み出しデータのラッチ動作を制御し、データ書
き換え後に選択される一部のヒューズ制御回路に対応す
る一部のヒューズ回路の読み出しデータのラッチ動作を
制御する動作が可能になっている。

【００３７】パワーオンリセット回路３４は、電源投入
時にパワーオンリセット信号PON を生成するものであ
る。ベリファイ回路３５は、電源投入時に一部のヒュー
ズデータを書き換えた後、ヒューズデータを再ラッチす
るための制御信号FLSTを出力するものである。

【００３８】ヒューズラッチトリガ回路３６は、前記ヒ
ューズ制御回路３２ｉに共通に１個設けられており、前
記ヒューズ選択回路３３から供給される制御信号FSELB
に応じて前記パワーオンリセット回路３４の出力信号PO
N あるいはベリファイ回路３５の出力信号FLSTを受けて
動作し、前記ヒューズ制御回路３２ｉにプリチャージ信
号PCHG、リードトリガ信号RSTARTおよび読み出し制御信
号READを供給するものである。

【００３９】図３は、図２の回路の電源投入時における
ヒューズ回路３１ｉのヒューズデータ（Fuse“０”、Fu
se“１”）の読み出し、ラッチ制御動作の一例に係る主
要信号のタイミング波形を示す。この動作時には、ベリ
ファイ回路３５の出力信号FLSTは“Ｌ”レベルのまま固
定である。

【００４０】電源投入時にパワーオンリセット回路３４
からパワーオンリセット信号PON が発生すると、ヒュー
ズラッチトリガ回路３６は、パワーオンリセット信号PO
N の後縁（立ち下がり）を受けて一定時間“Ｈ”レベル
になるプリチャージ信号PCHGをヒューズ制御回路３２ｉ
に出力する。

【００４１】さらに、ヒューズラッチトリガ回路３６
は、前記プリチャージ信号PCHGの後縁（立ち下がり）を
受けて“Ｈ”レベルになるリードトリガ信号RSTARTおよ
び読み出し制御信号READをヒューズ制御回路３２ｉに出
力する。

【００４２】選択された全てのヒューズ制御回路３２ｉ
では、ヒューズラッチトリガ回路３６からの信号を受け
て前記ヒューズ回路３１ｉの動作制御用のプリチャージ
信号PCHGBi、バイアス電圧BIASi 、読み出し制御用の制
御ゲート駆動信号FWLi、ラッチ信号LATiを出力し、対応
するヒューズ回路３１ｉに供給する。

【００４３】各ヒューズ回路３１ｉは、プリチャージ信
号PCHGBi入力が“Ｌ”レベルになるとヒューズ素子用Ｍ
ＯＳトランジスタのドレインをプリチャージし、プリチ
ャージの終了後に制御ゲート駆動信号FWLiが“Ｈ”レベ
ルになるとヒューズ素子用ＭＯＳトランジスタのデータ
を読み出し、次いで、ラッチ信号LATiが“Ｈ”レベルに
なると読み出しデータのラッチを行う。

【００４４】前記ヒューズ素子用ＭＯＳトランジスタの
記憶データが“１”の場合（つまり、ヒューズ素子に電
流が流れる場合）には前記読み出しデータが“Ｌ”レベ
ルになり、前記ヒューズ素子用ＭＯＳトランジスタの記
憶データが“０”の場合（つまり、ヒューズ素子に電流
が流れない場合）には、前記読み出しデータが“Ｈ”レ
ベルになる。

【００４５】これにより、ヒューズ素子用ＭＯＳトラン
ジスタからの記憶データの読み出しは電源投入時にのみ
行われ、ヒューズ素子用ＭＯＳトランジスタのドレイン
に対する電圧ストレスの印加期間を短縮してストレスを
軽減できるので、その特性の変化による誤ったデータの
読み出しを防止することが可能になる。

【００４６】図４は、図２の回路の一部のヒューズ回路
に対するヒューズデータ（Fuse“０”、Fuse“１”）の
書込み、消去後におけるヒューズデータのベリファイ読
み出し、ラッチ制御動作の一例に係る主要信号のタイミ
ング波形を示す。

【００４７】このヒューズデータの書込み、消去後にお
ける制御動作は、図３を参照して前述した電源投入時に
おける制御動作と比べて、データ読み出し・ラッチ制御
動作を開始する信号として、パワーオンリセット信号PO
N ではなくベリファイ回路の出力信号FLSTが入力する
点、さらにヒューズ選択回路３３に入力するPROT、X8、
X9、X10 のロジックにより選択されたヒューズのみがラ
ッチ（再ラッチ）する点が異なり、その他は同じであ
る。この動作時には、パワーオンリセット信号PONは
“Ｌ”レベルのまま固定である。

【００４８】即ち、図３および図４を参照して説明した
動作から分かるように、前記ヒューズラッチトリガ回路
３６、ヒューズ選択回路３３、ヒューズ制御回路３２ｉ
およびヒューズ回路３１ｉのプリチャージ・読み出し制
御・ラッチ回路部は、パワーオンリセット回路３４ある
いはベリファイ回路３５から所定の制御信号PON あるい
はFLSTを受け、プリチャージ信号PCHGBiにより前記ヒュ
ーズ素子用のＭＯＳトランジスタのドレインをプリチャ
ージし、前記プリチャージの終了後に読み出し制御信号
FWLiにより前記ＭＯＳトランジスタからデータを読み出
し、次いで、前記読み出したデータをラッチ信号LATiに
よりラッチするように制御するシーケンス制御回路（図
１中の３０ｂ）を形成している。

【００４９】このシーケンス制御回路は、プリチャージ
信号PCHGBi、読み出し制御信号FWLiのタイミング、時間
幅（駆動時間）を制御するために後述するように遅延回
路を具備しており、また、前記プリチャージ信号PCHGB
i、読み出し制御信号FWLiが前記パワーオンリセット信
号PON の影響を排除するために後述するようにラッチ回
路を具備している。

【００５０】以下、図２中の各回路３１ｉ〜３６につい
て図５乃至図１０を参照して詳細に説明する。図５
（ａ）は、図２中のヒューズ選択回路３３の一例を示す
回路図である。

【００５１】このヒューズ選択回路３３は、外部信号
（本例では、X8、X9、X10 ）および内部信号PROTを受
け、外部信号のロジック（組み合わせ）に応じて、ヒュ
ーズラッチトリガ回路３６を制御するための制御信号FS
ELB 、ヒューズ制御回路３２ｉを制御するためのヒュー
ズ選択信号RDFS、TRIMFS、PROTFS、TESTFS、ノーマルモ
ード信号NML を後述するように生成するように、インバ
ータ回路５１群、ノア回路５２群、ナンド回路５３群に
より論理構成されている。

【００５２】このヒューズ選択回路は、図５（ｂ）に示
すように、ノーマルモードでは、ノーマルモード信号NM
L 、ヒューズラッチトリガ制御信号FSELB がそれぞれ
“Ｈ”レベルになる。

【００５３】テストモードでは、ノーマルモード信号NM
L 、ヒューズラッチトリガ制御信号FSELB がそれぞれ
“Ｌ”レベルになり、リダンダンシー用のヒューズ回路
３１１に対応するヒューズ制御回路３２１を選択するた
めのヒューズ選択信号RDFS、トリミング用のヒューズ回
路３１２に対応するヒューズ制御回路３２２を選択する
ためのヒューズ選択信号TRIMFS、プロテクト用のヒュー
ズ回路３１３に対応するヒューズ制御回路３２３を選択
するためのヒューズ選択信号PROTFS、テスト禁止用のヒ
ューズ回路３１４に対応するヒューズ制御回路３２４を
選択するためのヒューズ選択信号TESTFSが択一的に
“Ｈ”レベルになる。

【００５４】また、内部信号PROTが“Ｈ”レベルの時に
は、プロテクト用のヒューズ回路３１３に対応するヒュ
ーズ制御回路３２３を選択するためのヒューズ選択信号
PROTFSが“Ｈ”レベルになる。

【００５５】これにより、ノーマルモードでは、ヒュー
ズラッチトリガ回路３６がパワーオンリセット信号PON
を受け、全てのヒューズ制御回路３２ｉが選択状態にな
る。これに対して、テストモードでは、ヒューズ制御回
路３２ｉの一部を選択して製品出荷前に製造者側で書込
み、読み出しを行うことが可能である。

【００５６】また、ライトプロテクトデータ記憶用のヒ
ューズ回路３１３は製品の仕様上の機能を規定するもの
であり、テストモードで選択可能であるだけでなく、内
部信号PROTが“Ｈ”レベルの時にも選択可能になってい
る。

【００５７】なお、前記外部信号X8、X9、X10 および前
記内部信号PROTが全て“Ｌ”レベルの時には、前記ヒュ
ーズ制御回路３２ｉは全て非選択状態になる。図６は、
図２中のヒューズラッチトリガ回路３６の一例を示す回
路図である。

【００５８】このヒューズラッチトリガ回路３６は、ヒ
ューズ選択回路３３からの制御信号FSELB 、パワーオン
リセット回路３４からのパワーオンリセット信号PON ま
たはベリファイ回路３５からのベリファイ終了信号FLST
を受け、プリチャージ信号PCHG、読み出し信号READおよ
びラッチ終了信号END を後述のように出力するように、
インバータ回路６１群、ノア回路６２群、ＮＭＯＳトラ
ンジスタ６３群、遅延回路６４群により論理構成されて
いる。

【００５９】図７（ａ）は、図２中のヒューズ制御回路
３２ｉの一例を示す回路図である。このヒューズ制御回
路は、ヒューズ選択回路３３からノーマルモード信号NM
L 、ヒューズラッチトリガ回路３６からプリチャージ信
号PCHGおよび読み出し信号READを受けて、対応するヒュ
ーズ回路３１ｉで必要なプリチャージ信号PCHGBi、バイ
アス電圧BIASi 、読み出し制御信号FWLiおよびラッチ信
号LATiを後述のように生成するように、インバータ回路
７１ｉ、ナンド回路７２ｉ、遅延回路７３ｉ、ノア回路
７４ｉなどにより論理構成されている。

【００６０】なお、入力ノードＡには、図７（ｂ）に示
すように、対応するヒューズ制御回路３２ｉに応じて前
記ヒューズ選択信号RDFS、TRIMFS、PROTFS、TESTFSが入
力される。

【００６１】即ち、図７のヒューズ制御回路３２ｉは、
前記入力ノードＡにヒューズ選択回路３３から入力され
るヒューズ選択信号RDFS、TRIMFS、PROTFS、TESTFSのい
ずれか１つを反転させる第１のインバータ回路７１１
と、ヒューズ選択回路３３から入力されるノーマル信号
NML を反転させる第２のインバータ回路７１２と、前記
第１のインバータ回路７１１の出力および第２のインバ
ータ回路７１２の出力が入力する第１のナンド回路７２
１と、前記第１のナンド回路７２１の出力および前記ヒ
ューズラッチトリガ回路３６から入力するプリチャージ
信号PCHGが入力する第２のナンド回路７２２と、第２の
ナンド回路７２２の出力を反転させる第３のインバータ
回路７１３と、第３のインバータ回路７１３の出力を反
転させてプリチャージ信号PCHGBiを出力する第４のイン
バータ回路７１４と、第３のインバータ回路７１３の出
力を遅延させる遅延回路（delay5）７３１と、前記第１
のナンド回路７２１の出力および前記ヒューズラッチト
リガ回路３６から入力する読み出し信号READが入力する
第３のナンド回路７２３と、第３のナンド回路７２３の
出力を反転させる第５のインバータ回路７１５と、前記
第３のインバータ回路７１３の出力、第１の遅延回路７
３１の出力および第５のインバータ回路７１５の出力が
入力する第１のノア回路７４１と、第５のインバータ回
路７１５の出力を遅延させる遅延回路（delay6）７３２
と、第１のノア回路７４１の出力を反転させる第６のイ
ンバータ回路７１６と、第６のインバータ回路７１６の
出力を反転させてラッチ信号LATiを出力する第７のイン
バータ回路７１７と、第６のインバータ回路７１６の出
力および第２の遅延回路７３２の出力が入力する第２の
ノア回路７４２と、第２のノア回路７４２の出力に応じ
てバイアス電圧BIASi を出力するバイアス生成回路７５
と、第２の遅延回路７３２の出力を反転させる第８のイ
ンバータ回路７１８と、第８のインバータ回路７１８の
出力をラッチするラッチ回路７６と、前記ラッチ回路７
６の出力を反転して読み出し制御信号FWLiを出力する第
９のインバータ回路７１９とを具備する。

【００６２】図７の構成のヒューズ制御回路において、
電源投入時にはヒューズ選択回路３３から入力されるノ
ーマルモード信号NML が“Ｈ”レベルになり、全てのヒ
ューズ制御回路３２１〜３２４が対応するヒューズ回路
３１１〜３１４の全てからデータを読み出してラッチす
る。

【００６３】これに対して、一部のヒューズ回路に対す
る書き替え後には、選択された一部のヒューズ制御回路
は、入力ノードＡが“Ｈ”レベル、ヒューズ選択回路３
３から入力されるノーマルモード信号NHL が“Ｌ”レベ
ルになるので、対応する一部のヒューズ回路のみからデ
ータを読み出してラッチする。

【００６４】図８は、図２中の各ヒューズ回路３１ｉの
一例を示す回路図である。このヒューズ回路は、機能制
御データ記憶用のヒューズ素子として使用された二層ゲ
ート構造を有するＭＯＳトランジスタＱfuseと、前記ヒ
ューズ素子用のＭＯＳトランジスタＱfuseに対する書込
み時にそのドレインに書込み電圧Vpp （昇圧回路の出力
電圧、例えば８Ｖ）ノードから書込み電流を供給する書
込み回路８１と、前記ＭＯＳトランジスタＱfuseのドレ
インを所定のタイミングで所定時間プリチャージするプ
リチャージ回路８２と、前記ＭＯＳトランジスタＱfuse
の記憶データを所定のタイミングで読み出す読み出し回
路８３と、前記読み出し回路８３により読み出されたデ
ータをラッチするラッチ回路８４と、前記ラッチ回路８
４の出力を反転して読み出しデータとして出力するイン
バータ回路８５とを具備する。

【００６５】前記ヒューズ素子用のＭＯＳトランジスタ
Ｑfuseは、そのソースが接地ノードに接続されており、
そのゲートに前記ヒューズ選択回路３３から入力する制
御ゲート駆動信号FWLiが印加される。

【００６６】ここで、記載していないが、ＭＯＳトラン
ジスタＱfuseのソースを、接地ノードではなく、例えば
消去電圧回路に接続し、Fuseデータを消去可能にするこ
ともできる。

【００６７】前記書込み回路８１は、Vpp ノードと接地
ノードとの間に直列に接続された第１〜第３のＮＭＯＳ
トランジスタ８１１〜８１３からなる。そして、前記第
１のＮＭＯＳトランジスタ８１１のゲートには、外部信
号（アドレス信号など）をデコードした高電圧信号AIが
印加される。また、前記第２のＮＭＯＳトランジスタ８
１２のゲートには、書込み時にヒューズ素子用のＭＯＳ
トランジスタＱfuseのドレイン電圧を例えば５Ｖに設定
するためにバイアス用の定電圧（例えば６Ｖ）に設定さ
れた内部電源電圧FPROG がゲートに印加される。また、
前記第３のＮＭＯＳトランジスタ８１３のゲートには、
前記ヒューズラッチトリガ回路３６からラッチ終了信号
END が印加される。

【００６８】前記プリチャージ回路８２は、Vcc ノード
（外部電源）にソースが接続されたプリチャージ用のＰ
ＭＯＳトランジスタからなり、そのゲートに前記ヒュー
ズラッチトリガ回路３６からプリチャージ信号PCHGBiが
印加される。

【００６９】前記読み出し回路８３は、前記プリチャー
ジ用のＰＭＯＳトランジスタ８２のドレインと前記ヒュ
ーズ素子用のＭＯＳトランジスタＱfuseのドレインとの
間に接続されたバイアス用のＮＭＯＳトランジスタ８３
を有する。このバイアス用のＮＭＯＳトランジスタ８３
は、データ読み出し時におけるヒューズ素子用のＭＯＳ
トランジスタＱfuseのドレイン電位を１Ｖ程度に設定す
るためのものであり、そのゲートに前記ヒューズラッチ
トリガ回路３６から例えば２Ｖのバイアス電圧BIASi が
印加される。

【００７０】前記ラッチ回路８４は、前記プリチャージ
用のＰＭＯＳトランジスタ８２のドレインとバイアス用
のＮＭＯＳトランジスタ８３のドレインとの接続ノード
に入力端が接続されており、前記ヒューズラッチトリガ
回路３６から入力するラッチ信号LATiにより駆動され
る。

【００７１】なお、前記制御ゲート駆動信号FWLiは、一
定時間“Ｈ”レベルになった後（ラッチ終了後）には
“Ｌ”レベルになり、ラッチ終了後には前記ラッチ終了
信号END が一定時間“Ｈ”レベルになる。従って、ヒュ
ーズ素子用のＭＯＳトランジスタＱfuseのドレインは、
データが読み出されてラッチされた後は電位的に浮遊状
態になる。

【００７２】ところで、図３を参照して前述した動作
は、パワーオンリセット回路３４の出力信号（パワーオ
ンリセット信号PON ）が一定幅以上の一発パルスとして
発生した場合を説明した。

【００７３】しかし、電源投入時の電源電圧Vcc の立ち
上がりは数μｓ〜数ｓの時間を要し、電源電圧Vcc のレ
ベルがＬＳＩ内部の電圧検知回路の検知基準レベルの付
近で微妙に揺れると、パワーオンリセット回路３４が発
振するおそれがあり、電源投入時にパワーオンリセット
信号PON が一旦立ち上がってから低下した後にパルス状
のノイズが乗るおそれがある。

【００７４】図９は、図２の回路において電源投入時に
パワーオンリセット信号PON が一旦立ち上がってから低
下した後にパルス状のノイズが乗った場合のヒューズデ
ータの読み出し、ラッチ制御動作の一例を示すタイミン
グ波形図である。

【００７５】この場合、パワーオンリセット信号PON の
立ち下がりを受けてヒューズデータの読み出し・ラッチ
制御動作を開始した直後、ラッチ動作が終了する前に前
記パルス状のノイズが発生すると、ラッチ制御動作を正
常に行うことが不可能になる。

【００７６】図１０は、上記したような電源投入時にお
けるノイズによるヒューズデータのラッチの誤動作を防
止するように図６のヒューズラッチトリガ回路を改良し
た例を示す回路図である。

【００７７】図１０のヒューズラッチトリガ回路は、図
６を参照して前述したヒューズラッチトリガ回路と比べ
て、パワーオンリセット信号PON の入力側に入力制御回
路１００が挿入されている点が異なり、その他は同じで
あるので図６中と同一符号を付している。

【００７８】入力制御回路１００は、プリチャージ信号
PCHGを遅延させる遅延回路１０１と、この遅延回路１０
１から出力する遅延信号および前記プリチャージ信号PC
HGが入力するノア回路１０２と、このノア回路１０２の
出力を反転させるインバータ回路１０３と、読み出し信
号READを遅延させる遅延回路１０４と、この遅延回路１
０４から出力する遅延信号および前記読み出し信号READ
が入力するノア回路１０５と、このノア回路１０５の出
力を反転させるインバータ回路１０６と、前記ラッチ終
了信号END 、前記インバータ回路１０３の出力およびイ
ンバータ回路１０６の出力が入力するノア回路１０７
と、このノア回路の出力を反転させるインバータ回路１
０８と、このインバータ回路１０８の出力によりクロッ
ク制御され、パワーオンリセット信号PON が入力するク
ロックドインバータ回路１０９と、このクロックドイン
バータ回路１０９の出力をラッチするように２個のイン
バータ回路の入出力が交差接続されてなるフリップフロ
ップ回路１１０とを有する。

【００７９】上記入力制御回路１００の動作は、パワー
オンリセット信号PON が入力することによってプリチャ
ージ信号PCHG、読み出し信号READ、ラッチ終了信号END
のいずれかが“Ｈ”レベルになった時に、所定時間だけ
ノア回路１０７の出力が“Ｌ”、インバータ回路１０８
の出力が“Ｈ”、クロックドインバータ回路１０９がデ
ィセーブル状態になるので、前記所定時間だけパワーオ
ンリセット信号PON の入力を受け付けなくなる（入力を
切り離す）。

【００８０】即ち、図１０のヒューズラッチトリガ回路
においては、図６を参照して前述したヒューズラッチト
リガ回路のパワーオンリセット信号PON の入力側に入力
制御回路１０が挿入付加されている。これにより、パワ
ーオンリセット信号PON が一旦立ち下がる、それをトリ
ガとしてプリチャージ信号PCHG、読み出し信号READ、ラ
ッチ終了信号END がそれぞれ“Ｈ”レベルになった時に
パワーオンリセット信号PON の入力を受け付けないよう
に動作する。

【００８１】従って、前記プリチャージ信号PCHG、読み
出し信号READ、ラッチ終了信号ENDに基づいてヒューズ
制御回路３２ｉでデータ読み出し・ラッチ動作の制御を
行っている時には、パワーオンリセット信号PON にノイ
ズが乗った場合でも影響を受けない。

【００８２】換言すれば、電源投入時にパワーオンリセ
ット信号PON が一旦立ち上がってから立ち下がった後
は、パワーオンリセット信号PON がどんな波形になろう
とも（パルス状のノイズが乗った場合でも）、ヒューズ
データのラッチ動作が終了するまではパワーオンリセッ
ト信号PON の影響を受けずに正常にラッチ動作を行うこ
とが可能になる。

【００８３】なお、前記入力制御回路１００の他の例と
して、入力信号の立ち上がりあるいは立ち下がりをトリ
ガとして一定幅のパルス信号を発生させ、一定時間だけ
入力信号の受け付けを禁止するように構成されたパルス
発生回路を用いることによって、パワーオンリセット信
号PON にノイズが乗った場合でも影響を受けないように
することができる。

【００８４】図１１は、入力信号の立ち上がりあるいは
立ち下がりをトリガとして一定幅のパルス信号を発生さ
せ、一定時間だけ入力信号の受け付けを禁止するパルス
発生回路の一例を示す。

【００８５】図１１において、入力信号IN1 はインバー
タ回路１２１により反転され、二入力のノア回路１２２
の一方の入力ノードに入力する。このノア回路１２２の
出力は、インバータ回路１２３および１２４を経て二入
力のノア回路１２５の一方の入力ノードに入力し、この
ノア回路１２５の出力は帰還して前記ノア回路１２２の
他方の入力ノードに入力する。前記インバータ回路の出
力１２３は遅延回路１２６に入力し、この遅延回路１２
６の出力は前記ノア回路１２５の他方の入力ノードに入
力する。なお、前記インバータ回路１２４の出力は前記
遅延回路１２６に活性化制御信号として入力する。そし
て、前記ノア回路１２５の出力は二段のインバータ回路
１２７、１２８を経て出力信号OUT1となる。

【００８６】図１２は、図１１のパルス発生回路の動作
例１として、入力ノードに１発のパルス信号が入力した
場合の主要ノードの電位を示すタイミング波形図であ
る。初期状態では、入力信号IN1 が“Ｌ”レベル、ノア
回路１２５の出力ノードN19 が“Ｌ”レベルであり、出
力信号OUT1は“Ｌ”レベルであるとする。この状態で入
力信号IN1 が“Ｈ”レベルに立ち上がると、遅延回路１
２６の内部ノードN15 、N16 は対応して“Ｈ”レベル、
“Ｌ”レベルに初期化される。

【００８７】次に、入力信号IN1 が“Ｌ”レベルに立ち
下がると、遅延回路１２６の動作制御用のＰＭＯＳトラ
ンジスタＴＰ１、ＮＭＯＳトランジスタＴＮ１がそれぞ
れオフ状態になり、遅延回路１２６は活性化される。そ
の時、インバータ回路１２４の出力ノードN14 、遅延回
路１２６の出力ノードN18 がそれぞれ“Ｌ”レベルにな
るので、ノア回路１２５の出力ノードN19 は“Ｈ”レベ
ルになる。これにより、ノア回路１２２の出力ノードN1
2 は、入力信号の論理レベルに関係なく“Ｌ”レベルに
固定される。

【００８８】従って、前記遅延回路１２６の内部ノード
N15 、N16 が対応して“Ｌ”レベル、“Ｈ”レベルに戻
り、遅延回路１２６の出力ノードN18 が“Ｈ”レベルに
なるまでは、ノア回路１２５の出力ノードN19 は“Ｈ”
レベルに固定されるので、遅延回路１２６の遅延時間ｔ
ｄにわたって出力信号OUT1は“Ｈ”レベルになる。

【００８９】図１３は、図１１のパルス発生回路の動作
例２として、入力ノードに２発のパルス信号が連続して
入力した場合の主要ノードの電位を示すタイミング波形
図である。

【００９０】図１３の波形図から分かるように、１発目
のパルス信号が入力することによりノア回路１２５の出
力ノードN19 が“Ｈ”レベルになった後、ノア回路１２
５の出力ノードN19 が“Ｌ”レベルに戻る前に２発目の
パルス信号が入力されても、この２発目のパルス信号の
入力を受け付けない。

【００９１】ところで、前記入力信号IN1 が電源投入時
のパワーオンリセット信号PON である場合には、図１１
中の第２のノア回路１２５の出力ノードN19 が電源投入
時の初期状態から“Ｌ”レベルになっている必要があ
る。即ち、前記ノア回路１２５の出力ノードN19 の初期
状態が“Ｈ”レベルであったとすると、このノア回路１
２５の出力ノードN19 が“Ｌ”レベルに戻る前にパワー
オンリセット信号PON が立ち下っていると、図１１のパ
ルス発生回路はパルス状の出力信号OUT1を発生すること
なく動作を終るおそれがある。

【００９２】図１４は、図１１のパルス発生回路の変形
例として、入力信号IN2 がパワーオンリセット信号であ
る場合に対応した回路構成を示す。図１４に示すパルス
発生回路は、ノア回路１２５の出力ノードN19 が電源投
入時の初期状態から“Ｌ”レベルになるように、（１）
ノア回路１２５の出力ノードN19 と接地ノードとの間に
抵抗素子Ｒ１およびキャパシタＣ３が付加接続されてい
る点、さらに望ましくは、（２）遅延回路１２６の内部
ノードN17 と接地ノードとの間に抵抗素子Ｒ２、遅延回
路１２６の出力ノードN18 とＶccノードとの間に抵抗素
子Ｒ３がそれぞれ付加接続されている点が図１１を参照
して前述したパルス発生回路と比べて異なる。

【００９３】また、図１４に示すパルス発生回路は、入
力信号IN2 にグリッヂ状のパルス信号が含まれた場合
に、それが出力信号OUT2に伝わることを防止するため
に、（３）インバータ回路１２７の回路閾値よりも第１
のノア回路１２２の回路閾値の方が低く設定されている
点、（４）インバータ回路１２８の出力ノードと接地ノ
ードとの間にフィルタ用のキャパシタＣ４が付加接続さ
れるとともに前記インバータ回路１２８の出力側に二段
のインバータ回路１２９、１３０が付加接続されている
点が図１１を参照して前述したパルス発生回路と比べて
異なる。

【００９４】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、機能制御データ記憶用のヒューズ素子として
ＥＥＰＲＯＭセルを使用する際に、記憶データを読み出
すための電圧がヒューズ素子用ＲＯＭセルのドレインに
印加され続けることを防止し、その電気的特性の経時変
化（浮遊ゲートの電荷量の変化）を防止し、使用開始の
初期と比べて記憶データが変化しない制御することがで
き、性能、信頼性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るフラッシュＥ
ＥＰＲＯＭの全体構成を概略的に示すブロック回路図。

【図２】図１中のヒューズデータの読み出し回路を示す
ブロック図。

【図３】図２の回路の電源投入時におけるヒューズデー
タの読み出し・ラッチ制御動作の一例に係る主要信号の
タイミングを示す波形図。

【図４】図２の回路のヒューズデータの書込み、消去後
におけるヒューズデータの読み出し・ラッチ制御動作の
一例に係る主要信号のタイミングを示す波形図。

【図５】図２中のヒューズ選択回路の一例を示す回路
図。

【図６】図２中のヒューズラッチトリガ回路の一例を示
す回路図。

【図７】図２中のヒューズ制御回路の一例を示す回路
図。

【図８】図２中のヒューズ回路の一例を示す回路図。

【図９】図２の回路において電源投入時にパワーオンリ
セット信号PON が一旦立ち上がってから低下した後にパ
ルス状のノイズが乗った場合のヒューズデータの読み出
し・ラッチ制御動作の一例を示すタイミング波形図。

【図１０】図６のヒューズラッチトリガ回路を改良した
例を示す回路図。

【図１１】図１０のヒューズラッチトリガ回路中の入力
制御回路に代えて使用可能なパルス発生回路の一例を示
す回路図。

【図１２】図１１のパルス発生回路の動作例１を示すタ
イミング波形図。

【図１３】図１１のパルス発生回路の動作例２を示すタ
イミング波形図。

【図１４】図１１の回路の変形例として入力信号がパワ
ーオンリセット信号である場合に対応したパルス発生回
路を示す回路図。

【符号の説明】

３０…ヒューズデータ読み出し回路、３０ａ…ヒューズ素子用セルトランジスタ群、３０ｂ…シーケンス制御回路、３１ｉ…ヒューズ回路、３２ｉ…ヒューズ制御回路、３３…ヒューズ選択回路、３４…パワーオンリセット回路、３５…ベリファイ回路、３６…ヒューズラッチトリガ回路。

Claims

【特許請求の範囲】

【請求項１】機能制御データ記憶用のヒューズ素子と
して使用される浮遊ゲートおよび制御ゲートが積層され
た二層ゲート構造を有するＭＯＳトランジスタと、所定の制御信号を受けて前記ヒューズ素子用のＭＯＳト
ランジスタのドレインをプリチャージし、前記プリチャ
ージの終了後に前記ＭＯＳトランジスタからデータを読
み出し、次いで、前記読み出したデータをラッチするよ
うに制御するシーケンス制御回路とを具備することを特
徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、前記シーケンス制御回路は、前記ヒューズ素子用のＭＯＳトランジスタのドレインを
所定のタイミングで所定時間プリチャージするプリチャ
ージ回路と、前記ＭＯＳトランジスタの記憶データを所定のタイミン
グで読み出す読み出し回路と、前記読み出し回路により読み出されたデータをラッチす
るラッチ回路と、前記プリチャージ回路を駆動するためのプリチャージ信
号、前記読み出し回路を駆動するための読み出し制御信
号、前記ラッチ回路を駆動するためのラッチ信号を順次
生成するヒューズ制御回路とを具備することを特徴とす
る半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置におい
て、前記ヒューズ素子用のＭＯＳトランジスタおよびこれに
対応する前記プリチャージ回路、読み出し回路、ラッチ
回路、ヒューズ制御回路はそれぞれ複数存在し、外部信号のロジックに応じて前記複数のヒューズ制御回
路を選択制御するためのヒューズ選択信号を生成するヒ
ューズ選択回路と、前記複数のヒューズ制御回路に共通に１個設けられてお
り、前記所定の制御信号を受けて動作してラッチトリガ
信号を出力し、前記複数のヒューズ制御回路に共通に供
給するヒューズラッチトリガ回路とを具備し、前記ヒューズ選択信号により選択されたヒューズ制御回
路は前記ラッチトリガ信号を受けて前記プリチャージ信
号、読み出し制御信号、ラッチ信号を生成することを特
徴とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置におい
て、さらに、電源投入時にパワーオンリセット信号を生成す
るパワーオンリセット回路と、前記複数のヒューズ素子
用のＭＯＳトランジスタのうちでデータの書き替えが行
われた一部のＭＯＳトランジスタに対してベリファイ読
み出しを行うためのベリファイ回路とを具備し、前記パ
ワーオンリセット信号およびベリファイ終了信号を前記
ヒューズラッチトリガ回路に制御信号として入力するこ
とを特徴とする半導体記憶装置。
【請求項５】請求項４記載の半導体記憶装置におい
て、前記ヒューズ選択回路は、電源投入時には前記複数のヒ
ューズ制御回路の全てを選択し、前記一部のヒューズ素
子用のＭＯＳトランジスタのデータの書き替え後は前記
複数のヒューズ制御回路のうちの対応する一部を選択制
御するためのヒューズ選択信号を生成することを特徴と
する半導体記憶装置。
【請求項６】請求項３乃至５のいずれか１項に記載の
半導体記憶装置において、前記ヒューズラッチトリガ回路は、前記パワーオンリセ
ット回路から入力するパワーオンリセット信号の立ち下
がりをトリガとして前記ラッチトリガ信号を発生し、少
なくとも前記ラッチトリガ信号の期間は前記パワーオン
リセット信号入力を受け付けないように制御する入力制
御回路を有することを特徴とする半導体記憶装置。
【請求項７】請求項３乃至５のいずれか１項に記載の
半導体記憶装置において、前記ヒューズラッチトリガ回路は、前記パワーオンリセ
ット回路から入力するパワーオンリセット信号の立ち下
がりをトリガとして一定幅のパルス信号を発生し、前記
パルス信号の期間は前記パワーオンリセット信号入力を
受け付けないように制御するパルス発生回路を有するこ
とを特徴とする半導体記憶装置。
【請求項８】請求項１乃至７のいずれか１項に記載の
半導体記憶装置において、前記シーケンス制御回路は、前記ヒューズ素子用のＭＯ
Ｓトランジスタに対する書込み時にそのドレインに書込
み電圧ノードから書込み電流を供給する書込み回路をさ
らに具備することを特徴とする半導体記憶装置。
【請求項９】請求項１乃至８のいずれか１項に記載の
半導体記憶装置において、前記ヒューズ素子用のＭＯＳトランジスタは、そのデー
タが読み出されてラッチされた後に、そのドレインが電
位的に浮遊状態に制御されることを特徴とする半導体記
憶装置。