TWI492540B

TWI492540B - 熔絲電路

Info

Publication number: TWI492540B
Application number: TW101123752A
Authority: TW
Inventors: Mingfang Lai; Chehung Chen
Original assignee: Nuvoton Technology Corp
Priority date: 2012-07-02
Filing date: 2012-07-02
Publication date: 2015-07-11
Also published as: TW201404039A; CN103531244B; CN103531244A

Description

熔絲電路

本揭示內容是有關於一種記憶電路，且特別是有關於一種抗雜訊干擾之熔絲電路。

一般而言，熔絲電路廣泛地用於記憶體裝置或類比電路(如：能隙參考電路)中，作為可一次性編程(One Time Programming，OTP)的記憶單元，不過由於傳統的熔絲電路中流經的修整電流(Trimming Current)大小通常與其對應之開關的尺寸相關，因此當熔絲電路中需要產生較大的修整電流時，開關的尺寸亦須隨之增大，無法使傳統熔絲電路的製作面積有效地縮減。

本發明實施例提供一種熔絲電路，藉此避免熔絲電路易受暫態雜訊影響而有誤動作的情形發生。

本揭示內容之一技術樣態係關於一種熔絲電路，其包含一暫態阻斷電路、一熔絲以及一矽控整流器。暫態阻斷電路依據操作電壓進行操作。熔絲之第一端電性連接暫態阻斷電路。矽控整流器電性連接熔絲之第二端。當操作電壓具有雜訊脈衝時，暫態阻斷電路用以使熔絲與雜訊脈衝暫時隔離，使得熔絲之第二端的電壓維持小於用以觸發矽控整流器之觸發電壓。

本揭示內容之另一技術樣態係關於一種熔絲電路，其包含複數個熔絲、複數個矽控整流器、一電晶體開關以及一暫態感測單元。前述矽控整流器分別電性連接前述熔絲之第一端。電晶體開關串接於前述熔絲之第二端和操作電壓之間。暫態感測單元用以依據操作電壓產生感應電壓控制電晶體開關，並於操作電壓具有雜訊脈衝時延遲對應於雜訊脈衝之感應電壓的變化，使得前述熔絲之第一端的電壓維持小於用以觸發前述矽控整流器之觸發電壓。

本發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要(或關鍵)元件或界定本發明的範圍。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。

關於本文中所使用之『約』、『大約』或『大致』一般通常係指數值之誤差或範圍於百分之二十以內，較好地是於百分之十以內，而更佳地則是於百分之五以內。文中若無明確說明，其所提及的數值皆視作為近似值，例如可如『約』、『大約』或『大致』所表示的誤差或範圍，或其他近似值。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

一般而言，由於傳統的熔絲電路中流經的修整電流(Trimming Current)大小通常與其對應之開關的尺寸相關，因此當熔絲電路中需要產生較大的修整電流時，開關的尺寸亦須隨之增大，無法使傳統熔絲電路的製作面積有效地縮減。

針對前述問題，本發明實施例採用矽控整流器(Silicon Controlled Rectifier，SCR)來取代前述開關，希望同時利用所佔面積較小的矽控整流器來提供較大的修整電流。然而，矽控整流器屬於一種靈敏的元件，容易受暫態雜訊的影響，使得矽控整流器可能由暫態雜訊誤觸發，造成熔絲電路中因此產生非預期的修整電流而使熔絲斷開，導致整體裝置或電路有誤動作的情形發生。為避免前述問題，本發明實施例更進一步提供一種熔絲電路，藉此避免熔絲電路易受暫態雜訊影響而有誤動作的情形發生。

第1圖係依照本揭示內容之實施例繪示一種熔絲電路的示意圖。如第1圖所示，熔絲電路100包含暫態阻斷(Transient Block)電路110、熔絲(fuse)F1以及矽控整流器(Silicon Controlled Rectifier，SCR)120，其中矽控整流器係為一種具有P/N/P/N半導體介面的電子元件。暫態阻斷電路110依據一操作電壓(如：電源電壓)VDD進行操作。熔絲F1的第一端(即節點nt3)電性連接暫態阻斷電路110，熔絲F1的第二端(即節點nF1)電性連接矽控整流器120，而矽控整流器120電性連接於熔絲F1和一相對低位準電壓(如：接地電壓GND)之間。當操作電壓VDD具有暫態的雜訊脈衝時，暫態阻斷電路110用以使熔絲F1與雜訊脈衝暫時隔離，使得熔絲F1之第二端(即節點nF1)的電壓維持小於用以觸發矽控整流器120之一觸發電壓。需注意的是，本文所稱的操作電壓並不限於實際上電後所產生的真正電壓，亦可泛指用以產生操作電壓的電壓源及其所產生的真正電壓。

具體來說，在未配置暫態阻斷電路110的情形下，當操作電壓VDD具有暫態的雜訊脈衝時，雜訊脈衝可能直接透過熔絲F1影響矽控整流器120，使得矽控整流器120受雜訊脈衝影響而被誤觸發，致使矽控整流器120開啟而有常態的修整電流(Trimming Current)流經熔絲F1，造成熔絲F1非預期地斷開而有誤動作情形發生；然而在本揭示內容中，暫態阻斷電路110配置於操作電壓VDD和熔絲F1之間，並於操作電壓VDD具有雜訊脈衝時使熔絲F1與雜訊脈衝暫時隔離，讓熔絲F1之第二端(即節點nF1)或第一端(即節點nt3)的電壓不會受雜訊脈衝影響而迅速升高，且仍然維持小於矽控整流器120的觸發電壓。如此一來，矽控整流器120就不會在雜訊脈衝產生的暫態期間內被節點nF1的瞬間高電壓無預警地觸發，以至於造成誤動作的情形發生。

第2圖係依照本揭示內容之第一實施例繪示一種如第1圖所示之熔絲電路的電路示意圖。如第2圖所示，暫態阻斷電路110a可更包含暫態感測單元(transient detection element)212以及電晶體開關214。暫態感測單元212與電晶體開關214電性連接，並用以依據操作電壓VDD產生一感應電壓(如：節點nt2的電壓)。電晶體開關214的控制端電性連接暫態感測單元212，電晶體開關214的第一端電性連接操作電壓VDD，電晶體開關214的第二端電性連接熔絲F1的第一端(即節點nt3)。當操作電壓VDD具有雜訊脈衝時，暫態感測單元212用以延遲對應於雜訊脈衝的感應電壓的變化，使得電晶體開關214隨著感應電壓延遲切換，致使節點nt3或節點nF1的電壓在正常操作下仍然維持小於矽控整流器120的觸發電壓。

在本實施例中，暫態感測單元212可更包含電阻器R以及電容器C，其中電容器C與電阻器R串聯相接於操作電壓VDD和相對低位準電壓(如：接地電壓GND)之間。如第2圖所示，電阻器R的一端電性連接操作電壓VDD，電阻器R的另一端電性連接電容器C的一端於感應電壓所在的電壓輸出節點(即節點nt2)，而電容器C的另一端則電性連接相對低位準電壓(如：接地電壓GND)。

此外，電晶體開關214包含N型金氧半場效電晶體(NMOS)MN，其中電晶體MN具有閘極、汲極和源極，閘極電性連接電壓輸出節點(即節點nt2)，汲極電性連接操作電壓VDD，源極電性連接熔絲F1的第一端(即節點nt3)。

下述將以一實施例來舉例說明第2圖所示之熔絲電路的操作情形。在正常操作下，當操作電壓VDD為5V時，節點nt2的電壓亦約為5V，此時節點nt3和節點nF1的電壓均約為4.3V，而待控制信號開啟矽控整流器120之後，修整電流才據以產生並流經熔絲F1，造成熔絲F1斷開。另一方面，當操作電壓VDD具有暫態的雜訊脈衝(如：瞬間電壓升至8V)時，節點nt2的電壓因電阻器R和電容器C的操作而延遲變化，使得節點nt2的瞬間電壓亦約為5V，故此時節點nt3和節點nF1的瞬間電壓亦均約為4.3V，仍然維持小於矽控整流器120的觸發電壓，不會受暫態的雜訊脈衝影響太大，亦不會誤觸發矽控整流器120而產生非預期的修整電流，可避免誤動作的情形發生。

需說明的是，即使雜訊脈衝的持續一段極短時間(如：10奈秒)，使得節點nt2、節點nt3和節點nF1的電壓隨著雜訊脈衝緩慢變化，但本領域具通常知識者仍可選用適合的電阻器R和電容器C，以確保在雜訊脈衝的持續期間內節點nt3和節點nF1的最高電壓仍然維持小於矽控整流器120的觸發電壓，如此一來便可避免誤觸發矽控整流器120。

實作上，前述矽控整流器120可以是低電壓觸發式矽控整流器(LVTSCR)、改良型橫向矽控整流器(MLSCR)、寄生矽控整流器(embedded SCR)。此外，於實作上，前述電阻器R和電容器C可以為實體的電阻器和電容器，也可以由具相同功能的電晶體或電路來實現，且電阻器R也可以多晶矽電阻(poly resistor)、擴散電阻(diffusion resistor)、井電阻(well resistor)...等或是不同類型的電晶體來實現；換言之，在本揭示內容中，前述電阻器R和電容器C可依據實際需求由各類的元件或電路來實現，其並不以本揭示內容所述為限。

第3圖係依照本揭示內容之第二實施例繪示一種如第1圖所示之熔絲電路的電路示意圖。如第3圖所示，暫態阻斷電路110b可更包含暫態感測單元312以及電晶體開關314，其中暫態感測單元312與電晶體開關314的連接及操作方式類似第2圖所示之實施例，故於此不再贅述。

在本實施例中，暫態感測單元312可更包含電阻器R以及電容器C，其中電容器C與電阻器R串聯相接於操作電壓VDD和相對低位準電壓(如：接地電壓GND)之間。如第3圖所示，電容器C的一端電性連接操作電壓VDD，電容器C的另一端電性連接電阻器R的一端於感應電壓所在的電壓輸出節點(即節點nt2)，而電阻器R的另一端則電性連接相對低位準電壓(如：接地電壓GND)。

此外，電晶體開關314包含P型金氧半場效電晶體(PMOS)MP，其中電晶體MP具有閘極、汲極和源極，閘極電性連接電壓輸出節點(即節點nt2)，源極電性連接操作電壓VDD，汲極電性連接熔絲F1 的第一端(即節點nt3)。

同樣地，下述將以一實施例來舉例說明第3圖所示之熔絲電路的操作情形。在正常操作下，當操作電壓VDD為5V時，節點nt2的電壓約為0V，此時節點nt3和節點nF1的電壓均約為5V，而待控制信號開啟矽控整流器120之後，修整電流才據以產生並流經熔絲F1，造成熔絲F1斷開。另一方面，當操作電壓VDD具有暫態的雜訊脈衝(如：瞬間電壓升至8V)時，節點nt2的電壓因電阻器R和電容器C的操作而延遲變化，使得節點nt2的瞬間電壓稍微上升，故此時節點nt3和節點nF1的瞬間電壓亦稍微上升，但仍然維持小於矽控整流器120的觸發電壓，不會受暫態的雜訊脈衝影響太大，亦不會誤觸發矽控整流器120而產生非預期的修整電流，可避免誤動作的情形發生。

同樣地，即使雜訊脈衝的持續一段極短時間(如：10奈秒)，使得節點nt2、節點nt3和節點nF1的電壓隨著雜訊脈衝緩慢變化，但如本領域具通常知識者仍可選用適合的電阻器R和電容器C，以確保在雜訊脈衝的持續期間內節點nt3和節點nF1的最高電壓仍然維持小於矽控整流器120的觸發電壓，如此一來便可避免誤觸發矽控整流器120。

另一方面，於前述實施例中，熔絲電路更可包含一電源開啟重置(Power On Reset)開關以及一閂鎖電路，其中電源開啟重置開關由一電源開啟重置信號控制以拉降熔絲之第二端的電壓，閂鎖電路用以閉鎖熔絲之第二端的電壓位準，並輸出與熔絲之第二端的電壓位準反相之一輸出位準信號。

第4圖係依照本揭示內容之第三實施例繪示一種如第1圖所示之熔絲電路的電路示意圖。如第4圖所示，熔絲電路更可包含電源開啟重置開關410以及閂鎖電路420，其中電源開啟重置開關410電性連接於熔絲F1之第二端(即節點nF1)和相對低位準電壓(如：接地電壓GND)之間，並由電源開啟重置信號POR控制，而。閂鎖電路420則電性連接熔絲F1之第二端(即節點nF1)，並可由兩反相器INV1、INV2以閉回路連接方式所組成。

操作上，於熔絲F1斷開後的情形下，當操作電壓VDD上電時，短暫的電源開啟重置信號POR會隨之產生而開啟電源開啟重置開關410，使得節點nF1的電壓拉降至接地電壓GND而具一低位準(如：邏輯0)，此時節點nF1的位準經閂鎖電路420(特別是反相器INV1)處理後，閂鎖電路420會輸出反相的輸出位準信號Out(如：邏輯1)。相反地，於熔絲F1沒有斷開的情形下，當操作電壓VDD上電時，短暫的電源開啟重置信號POR會隨之產生而短暫地開啟電源開啟重置開關410，隨後節點nF1的電壓即因熔絲F1沒有斷開而回復至高位準(如：邏輯1)，此時節點nF1的位準經閂鎖電路420(特別是反相器INV1)處理後，閂鎖電路420會輸出反相的輸出位準信號Out(如：邏輯0)。如此一來，便可方便地由輸出位準信號Out來判定熔絲F1是否已經斷開。

需注意的是，前述雖以第1圖所示之熔絲電路為例，但電源開啟重置開關410以及閂鎖電路420仍然可以應用於第2圖、第3圖及其它相關實施例中，其並不以前述為限。

第5圖係依照本揭示內容另一實施例繪示一種熔絲電路的示意圖。如第5圖所示，熔絲電路500包含複數個熔絲(如：熔絲F1、F2、F3、...等)、複數個矽控整流器520、電晶體開關514以及暫態感測單元512。矽控整流器520分別電性連接熔絲F1、F2、F3、...等的一端 (即節點nF1、nF2、nF3、...)。電晶體開關514串接於熔絲F1、F2、F3、...等之該端(即節點nF1、nF2、nF3、...)和操作電壓VDD之間，亦即熔絲F1、F2、F3、...等相互並聯相接，且共同與電晶體開關514串聯相接。暫態感測單元512與電晶體開關514電性連接，並用以依據操作電壓VDD產生一感應電壓(如：節點nt2的電壓)控制電晶體開關514。當操作電壓VDD具有雜訊脈衝時，暫態感測單元512用以延遲對應於雜訊脈衝的感應電壓的變化，使得電晶體開關514隨著感應電壓延遲切換，致使熔絲F1、F2、F3、...等與矽控整流器520連接之端點(即節點nF1、nF2、nF3、...)的電壓在正常操作下仍然維持小於矽控整流器520的觸發電壓。

在本實施例中，暫態感測單元512可更包含電阻器R以及電容器C，其中電容器C與電阻器R串聯相接於操作電壓VDD和一相對低位準電壓(如：接地電壓GND)之間。如第5圖所示，電阻器R與電容器C之連接方式類似第2圖所示之實施例，故於此不再贅述。此外，電晶體開關514包含N型金氧半場效電晶體(NMOS)MN，且電晶體MN之連接方式類似第2圖所示之實施例，故於此亦不再贅述。

實作上，矽控整流器520、電阻器R和電容器C均可依據實際需求由前述提及的元件或具相同功能的電晶體或電路來實現，故於此亦不再贅述。

操作上，本實施例中熔絲電路500包含多個熔絲(如：熔絲F1、F2、F3、...等)以及多個矽控整流器520，但其各自的操作仍與第2圖實施例所述之操作方式類似，故於此亦不再贅述。

需說明的是，雖然本實施例中熔絲電路500包含多個熔絲(如：熔絲F1、F2、F3、...等)以及多個矽控整流器520，但仍僅需要單一電晶體開關514以及單一暫態感測單元512，即可使熔絲電路500不會受暫態的雜訊脈衝影響太大，亦可避免雜訊脈衝誤觸發矽控整流器520而產生非預期的修整電流，進一步避免誤動作的情形發生。

第6圖係依照本揭示內容次一實施例繪示一種熔絲電路的示意圖。如第6圖所示，熔絲電路600包含複數個熔絲(如：熔絲F1、F2、F3、...等)、複數個矽控整流器620、電晶體開關614以及暫態暫態感測單元612。相較於第5圖而言，本實施例中之電阻器R與電容器C之連接方式類似第3圖所示之實施例，故於此不再贅述。此外，電晶體開關614包含P型金氧半場效電晶體(PMOS)MP，且電晶體MP之連接方式類似第3圖所示之實施例，故於此亦不再贅述。

操作上，本實施例中熔絲電路600包含多個熔絲(如：熔絲F1、F2、F3、...等)以及多個矽控整流器620，但其各自的操作仍與第3圖實施例所述之操作方式類似，故於此亦不再贅述。需說明的是，雖然本實施例中熔絲電路600包含多個熔絲(如：熔絲F1、F2、F3、...等)以及多個矽控整流器620，但仍僅需要單一電晶體開關614以及單一暫態感測單元612，即可使熔絲電路600不會受暫態的雜訊脈衝影響太大，亦可避免雜訊脈衝誤觸發矽控整流器620而產生非預期的修整電流，進一步避免誤動作的情形發生。

再者，在第5圖和第6圖所示之實施例中，熔絲電路均可進一步包含電源開啟重置開關以及閂鎖電路(如：第4圖所示之電源開啟重置開關410以及閂鎖電路420)，且電源開啟重置開關以及閂鎖電路的連接與操作方式均類似第4圖所示之實施例。

由上述本發明之實施例可知，應用前述熔絲電路可避免其中的矽控整流器在雜訊脈衝產生的暫態期間內受雜訊脈衝影響，藉此讓矽控整流器不會被無預警地觸發，以至於造成熔絲非預期地斷開而有誤動作的情形發生。此外，即便熔絲電路包含多個熔絲以及多個矽控整流器，但仍僅需要單一電晶體開關以及單一暫態感測單元，即可使熔絲電路不會受暫態的雜訊脈衝影響太大，亦可避免雜訊脈衝誤觸發矽控整流器而產生非預期的修整電流，進一步避免誤動作的情形發生。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何本領域具通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、500、600‧‧‧熔絲電路

110、110a、110b‧‧‧暫態阻斷電路

120、520、620‧‧‧矽控整流器

212、312、512、612‧‧‧暫態感測單元

214、314、514、614‧‧‧電晶體開關

410‧‧‧電源開啟重置開關

420‧‧‧閂鎖電路

第1圖係依照本揭示內容之實施例繪示一種熔絲電路的示意圖。

第2圖係依照本揭示內容之第一實施例繪示一種如第1圖所示之熔絲電路的電路示意圖。

第3圖係依照本揭示內容之第二實施例繪示一種如第1圖所示之熔絲電路的電路示意圖。

第4圖係依照本揭示內容之第三實施例繪示一種如第1圖所示之熔絲電路的電路示意圖。

第5圖係依照本揭示內容另一實施例繪示一種熔絲電路的示意圖。

第6圖係依照本揭示內容次一實施例繪示一種熔絲電路的示意圖。

500‧‧‧熔絲電路

512‧‧‧暫態感測單元

514‧‧‧電晶體開關

520‧‧‧矽控整流器

Claims

一種熔絲電路，包含：一暫態阻斷電路，依據一操作電壓進行操作；一熔絲，該熔絲之一第一端電性連接該暫態阻斷電路；以及一矽控整流器，電性連接該熔絲之一第二端；其中當該操作電壓具有一雜訊脈衝時，該暫態阻斷電路用以使該熔絲與該雜訊脈衝暫時隔離，使得該熔絲之該第二端的電壓維持小於用以觸發該矽控整流器之一觸發電壓，當該熔絲之該第二端的電壓維持大於該觸發電壓時，該矽控整流器係流經足以斷開該熔絲的電流。
如請求項1所述之熔絲電路，其中該暫態阻斷電路更包含：一暫態感測單元，用以依據該操作電壓產生一感應電壓，並於該操作電壓具有該雜訊脈衝時延遲對應於該雜訊脈衝之該感應電壓的變化；以及一電晶體開關，其中該電晶體開關之一控制端電性連接該暫態感測單元，該電晶體開關之一第一端電性連接該操作電壓，該電晶體開關之一第二端電性連接該熔絲之該第一端。
如請求項2所述之熔絲電路，其中該暫態感測單元更包含：一電阻器，該電阻器之一第一端電性連接該操作電壓；以及一電容器，該電容器之一第一端電性連接該電阻器之一第二端於該感應電壓所在之一電壓輸出節點，該電容器之一第二端電性連接一相對低位準電壓。
如請求項3所述之熔絲電路，其中該電晶體開關包含一N型金氧半場效電晶體，該N型金氧半場效電晶體具有一閘極、一汲極和一源極，該閘極電性連接該電壓輸出節點，該汲極電性連接該操作電壓，該源極電性連接該熔絲之該第一端。
如請求項2所述之熔絲電路，其中該暫態感測單元更包含：一電容器，該電容器之一第一端電性連接該操作電壓；以及一電阻器，該電阻器之一第一端電性連接該電容器之一第二端於該感應電壓所在之一電壓輸出節點，該電阻器之一第二端電性連接一相對低位準電壓。
如請求項5所述之熔絲電路，其中該電晶體開關包含一P型金氧半場效電晶體，該P型金氧半場效電晶體具有一閘極、一汲極和一源極，該閘極電性連接該電壓輸出節點，該源極電性連接該操作電壓，該汲極電性連接該熔絲之該第一端。
如請求項1至6中任一者所述之熔絲電路，更包含：一電源開啟重置開關，由一電源開啟重置信號控制以拉降該熔絲之該第二端的電壓；以及一閂鎖電路，用以閉鎖該熔絲之該第二端的電壓位準，並輸出與該熔絲之該第二端的電壓位準反相之一輸出位準信號。
一種熔絲電路，包含：複數個熔絲；複數個矽控整流器，分別電性連接該些熔絲之第一端；一電晶體開關，串接於該些熔絲之第二端和一操作電壓之間；以及一暫態感測單元，用以依據該操作電壓產生一感應電壓控制該電晶體開關，並於該操作電壓具有一雜訊脈衝時延遲對應於該雜訊脈衝之該感應電壓的變化，使得該些熔絲之第一端的電壓維持小於用以觸發該些矽控整流器之一觸發電壓，當該些熔絲之第二端的電壓維持大於該觸發電壓時，該些矽控整流器係流經足以斷開該些熔絲的電流。
如請求項8所述之熔絲電路，其中該暫態感測單元更包含：一電阻器；以及一電容器，與該電阻器串聯相接於該操作電壓和一相對低位準電壓之間。
如請求項9所述之熔絲電路，其中該電晶體開關包含一N型金氧半場效電晶體或一P型金氧半場效電晶體，其中該N型金氧半場效電晶體之閘極或該P型金氧半場效電晶體之閘極係電性連接於該電容器和該電阻器。
如請求項8至10中任一者所述之熔絲電路，更包含：一電源開啟重置開關，由一電源開啟重置信號控制以拉降該熔絲之該第一端的電壓；以及一閂鎖電路，用以閉鎖該熔絲之該第一端的電壓位準，並輸出與該熔絲之該第一端的電壓位準反相之一輸出位準信號。