KR100400312B1 - 로오 리페어회로를 가진 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 로오 리페어회로를 가진 반도체 메모리 장치에 관한 것으로서, 리던던트 워드라인을 특정 셀 어레이 블록에만 배치하고, 리페어시 결함이 있는 워드라인이 있는 블록을 디스에이블시키고 리던던트 워드라인이 들어 있는 블록을 인에이블시켜 리페어 효율을 향상시키는 로오 리페어회로를 가진 반도체 메모리 장치를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 복수의 셀 어레이 블록을 가진 반도체 장치의 플렉시블 로오 리페어회로는, 복수의 리던던트 워드라인이 특정한 셀 어레이 블록에 배치되는 복수의 셀 어레이 블록과, 상기 복수의 리던던트 워드라인과 동일한 수를 가지며, 상기 각 셀 어레이 블록 별로 동일한 수로 분할 배치되는 복수의 로오 리페어 퓨즈 박스와, 상기 복수의 로오 리페어 퓨즈 박스와 상기 복수의 리던던트 워드라인을 일대일로 대응시켜 결함이 있는 워드라인을 리페어하는 리페어수단을 구비한다.

Description

로오 리페어회로를 가진 반도체 메모리 장치{Semiconductor memory device having row repair circuit}

본 발명은 로오 리페어회로를 가진 반도체 메모리 장치에 관한 것으로, 특히 리던던트 워드라인을 특정한 셀 어레이 블록에만 배치하여 셀 어레이 블록에 상관없이 결함이 있는 워드라인을 리페어할 수 있는 로오 리페어회로를 가진 반도체 메모리 장치에 관한 것이다.

일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀 중에서 어느 한 개라도 결함이 발생하게 되면 그 디램은 제 기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램 내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(yield)을 높이는 리던던시 방식을 채용하고 있다.

이러한 리던던시 방식은 메모리 셀이 불량으로 체크되었을 때, 이 불량 셀을 로우(row)/컬럼(column) 단위로 미리 준비한 리던던시 셀(redundancy cell)로 대체시켜 칩을 버리지 않고 사용하기 위한 것이다.

이하, 종래의 로오(row) 리페어의 문제점을 도 1을 참조하면서 설명한다.

도 1은 64M SDRAM의 플로-플랜으로서, 16M 셀 어레이 블록이 한 뱅크를 이루며 이런 4개의 뱅크가 64M 셀 어레이를 구성한다.

도 1에 나타낸 LSM(Long Size Middle) UP 블록에는 입출력 패드가 어레이되어 있고 그 패드 입력을 받는 입출력 버퍼와 입출력 멀티플렉서가 있다. LSM DN 블록에는 어드레스와 제어 패드가 어레이되어 있고 그 패드 입력을 받는 제어버퍼와 제어 로직, 그리고 명령 상태 머신(command state machine)이 있다. 컬럼 제어 로직 블록에는 Y-디코더와 셀에/로부터 데이터를 기록/판독할 수 있는 기록 드라이버와 데이터 버스 센스 앰프(Data Bus Sense Amp) 로직들이 있다. 그리고, 로오 제어 로직 블록에는 X-디코더와 워드라인을 구동하는 로오 제어 로직들이 있으며 로오 퓨즈들이 어레이되어 있다.

상술한 바와 같이, 한 뱅크를 이루는 16M 셀 어레이 블록의 각각에는 리던던트 워드라인이 각각 배치되어 있기 때문에 셀 어레이 블록에 들어 있는 리던던트 워드라인 개수만큼만 리페어가 가능하며 반드시 결함이 있는 워드라인이 들어 있는 셀 어레이 블록에 있는 리던던트 워드라인에 대해서만 리페어해야 하기 때문에 리페어 효율이 좋지 않다고 하는 문제점이 있다.

따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 복수의 리던던트 워드라인을 특정 셀 어레이 블록에만 배치하여, 셀 어레이 블록에 상관없이 결함이 있는 워드라인을 리페어함으로써 리페어 효율을 향상시키는 것을 목적으로 한다.

도 1은 일반적인 64M SDRAM의 플로-플랜을 블록도.

도 2는 본 발명의 바람직한 실시예에 따른 1뱅크 내의 로오 리페어 퓨즈 박스의 배치를 나타낸 배치도.

도 3은 본 발명의 바람직한 실시예에 따른 로오 리페어회로를 가진 반도체 메모리 장치를 나타낸 블록도.

도 4는 도 3의 복수의 로오 리페어 퓨즈 박스 각각의 회로도.

도 5는 도 3의 퓨즈 서매이션부의 회로도.

도 6은 도 3의 리던던트 블록선택부의 회로도.

도 7은 도 3의 노멀 블록선택부의 회로도.

도 8은 도 3의 서브 워드라인 드라이버 선택부의 회로도.

도 9는 도 3의 리던던트 블록용 서브 워드라인 드라이버의 회로도.

도 10은 도 3의 노멀 블록용 서브 워드라인 드라이버의 회로도.

도 11은 도 3의 리던던트 메인 워드라인 인에이블신호 발생부의 회로도.

도 12는 도 3의 노멀 메인 워드라인 인에이블신호 발생부의 회로도.

도 13은 도 3의 리던던트 메인 워드라인 드라이버의 회로도.

< 도면의 주요부분에 대한 부호의 설명 >

100 : 복수의 로오 리페어 퓨즈 박스 200 : 퓨즈 서매이션부

300 : 블록선택부 400 : 서브 워드라인 드라이버 선택부

500 : 서브 워드라인 드라이버 600 : 워드라인 인에이블신호 발생부

700 : 리던던트 메인 워드라인 드라이버

이를 위해, 본 발명에 따른 복수의 셀 어레이 블록을 가진 로오 리페어회로를 가진 반도체 메모리 장치는, 복수의 리던던트 워드라인이 특정한 셀 어레이 블록에 배치되는 복수의 셀 어레이 블록과, 상기 복수의 리던던트 워드라인과 동일한 수를 가지며, 상기 각 셀 어레이 블록 별로 동일한 수로 분할 배치되는 복수의 로오 리페어 퓨즈 박스와, 상기 복수의 로오 리페어 퓨즈 박스와 상기 복수의 리던던트 워드라인을 일대일로 대응시켜 결함이 있는 워드라인을 리페어하는 리페어수단을 구비한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 본 발명의 바람직한 실시예에 따른 로오 리페어회로를 가진 반도체 메모리 장치를 첨부도면을 참조하면서 설명한다.

도 2는 1개의 뱅크(16M) 내에 16개의 로오 리페어 퓨즈 박스를 어레이한 것을 나타낸 것이다.

좀더 자세히 설명하면, 도 2는 16M 셀 어레이 블록으로서, 512 로오(Row)×4K 컬럼(Column)으로 이루진 2M 셀 어레이 블록(0-7)이 8개 배치된다.

각각의 2M 셀 어레이 블록(0-7)에 해당되는 블록 어드레스는 ax9, axA, axB의 3개의 어드레스로 구분되는데 위에서부터 0번∼7번의 셀 어레이 블록으로 할당된다. 각 2M 셀 어레이 블록(0-7)에는 그 블록을 제어하는 로오 제어 로직 블록들이 있는데, 이 각각의 로오 제어로직 블록에는 2개의 로오 리페어 퓨즈 박스(rowrepair fuse box)가 내장된다. 본 발명에서는 0번의 셀 어레이 블록에 8개, 7번의 셀 어레이 블록에 8개, 총 16개의 리던던트 워드라인(RWL)을 배치하였다.

도 2에 나타낸 각각의 리던던트 워드라인(RWL)은 각각의 로오 리페어 퓨즈 박스와 1대 1로 대응되어 있어 로오 리페어 퓨즈 박스 16개가 16개의 리던던트 워드라인(RWL)을 리페어할 수 있다. 그리고, 16개의 리던던트 워드라인(RWL)은 도 2에 나타낸 바와 같이 위에서부터 순서대로 16개의 로오 리페어 퓨즈 박스에 대응되어 있다.

예를 들면, 16개의 로오 리페어 퓨즈 박스 중 첫 번째 로오 리페어 퓨즈 박스를 이용하여 어떤 특정한 워드라인에 대하여 리페어하면, 리던던트 워드라인 중 맨 위에서부터 첫 번째 워드라인이 인에이블된다.

도 2에서 보면, 한 뱅크 내에서 최대 16개까지 결함이 있는 워드라인에 대해서 리페어할 수 있으며, 리페어하는 순서에 상관없이 어느 로오 리페어 퓨즈 박스든지 리페어할 수 있다.

본 반도체 메모리 장치는 8M의 셀 어레이 블록, 즉 4개의 2M 셀 어레이 블록(0-3)에서 플렉시블하게 구성하였는데, 이러한 구성은 워드라인 인에이블 시간을 줄이기 위한 것이며 워드라인 인에이블 시간에 문제가 없다면 8M 셀 어레이 블록 전체를 플렉시블하게 만들 수 있다.

도 2에 나타낸 바와 같이, 0번 셀 어레이 블록에 있는 8개의 리던던트 워드라인(RWL)은 0번부터 3번까지의 셀 어레이 블록에 들어 있는 8개의 로오 리페어 퓨즈 박스를 사용하여 리페어할 수 있고, 7번 셀 어레이 블록에 있는 8개의 리던던트워드라인은 4번부터 7번까지의 셀 어레이 블록에 들어 있는 8개의 로오 리페어 퓨즈 박스를 사용하여 리페어할 수 있다.

도 3은 본 발명에 따른 로오 리페어회로를 가진 반도체 메모리 장치의 전체 구성을 나타낸다.

도 3에 나타낸 로오 리페어회로를 가진 반도체 메모리 장치는, 8개의 리던던트 워드라인(RWL)이 첫 번째의 셀 어레이 블록에만 배치된 4개의 셀 어레이 블록(0-3)과, 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)를 수신하여 퓨즈 디코딩신호(NRDb<0:7>)들을 발생시키는 복수의 로오 리페어 퓨즈 박스(100)와, 복수의 로오 리페어 퓨즈 박스(100)로부터 출력된 퓨즈 디코딩신호들(NRDb<0:7>)을 서매이션하여 서매이션신호들(NRDb4<0:1>)과 제1 및 제2 리페어 정보신호(XSUMb, XSUM)를 발생시키는 퓨즈 서매이션부(200)와, 제1 및 제2 리페어 정보신호(XSUMb, XSUM), 프리 디코딩된 블록 어드레스(BAX9<0:1>, BAXAB<0:3>) 및 블록 선택 인에이블신호(BSENb)를 입력받아, 블록선택신호(BSb<0:3>)를 발생시키는 블록선택부(300)와, 블록선택신호(BSb<0:3>)를 입력받아 서브 워드라인 드라이버 선택신호(PX_SEL<0:1>)를 발생시키는 서브 워드라인 드라이버 선택부(400)와, 서브 워드라인 드라이버 선택신호(PX_SEL<0:1>), 프리 디코딩된 로오 어드레스(BAX01<0:3>), 제1 리페어 정보신호(XSUMb) 및 퓨즈 디코딩신호(NRDb<0:7>)를 입력받아 서브 워드라인 구동신호(PXb<0:7>)를 발생시키는 서브 워드라인 드라이버(500)와, 블록선택신호(BSb<0:3>)와 제1 리페어 정보신호(XSUMb)를 입력받아 노멀 메인 워드라인 인에이블신호(BS<0:3>)와 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 발생시키는 워드라인 인에이블신호 발생부(600)와, 드라이버 프리챠지 신호(WLC_XDEC), 서매이션신호(NRDb4<0:1>), 및 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 입력받아 리던던트 메인 워드라인 구동신호(RMWL<0:1>)를 발생시키는 리던던트 메인 워드라인 드라이버(700)를 구비한다. 그리고, 8개의 리던던트 워드라인(RWL)은 서브 워드라인 구동신호(PXb<0:7>)와 리던던트 메인 워드라인 구동신호(RMWL<0:1>)를 디코딩함으로써 만들어진다.

이하, 도 3에 나타낸 로오 리페어회로를 가진 반도체 메모리 장치의 각 구성과 동작을 설명한다.

도 4는 복수의 로오 리페어 퓨즈 박스(100)를 나타낸 회로도이다.

도 4에 나타낸 복수의 로오 리페어 퓨즈 박스(100)의 각각은, 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)를 입력받아 퓨즈 디코딩하여 퓨즈 디코딩신호(NRDb<i>)를 출력하는 퓨즈 디코더(120)와, 전원전압과 퓨즈 디코더(120) 사이에 접속되며 게이트로 퓨즈 디코더 프라챠지신호(WLCb)를 인가받는 PMOS 트랜지스터(P0)와, 퓨즈 디코더(120)의 출력신호를 반전시키는 인버터(I0)와, 전원전압과 퓨즈 디코더(120) 사이에 접속되며 게이트로 인버터(I0)의 출력신호를 인가받는 PMOS 트랜지스터(P1)로 구성된다.

그리고, 상술한 퓨즈 디코더(120)는 한편이 PMOS 트랜지스터(P0, P1) 및 인버터(I0)에 접속된 복수의 퓨즈(F0∼F23)와, 복수의 퓨즈(F0∼F23)와 접지 사이에접속되며 게이트로 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)를 인가받는 복수의 NMOS 트랜지스터(N0-N23)로 구성된다.

상술한 바와 같은 구성을 갖는 복수의 로오 리페어 퓨즈 박스(100)에서, 퓨즈 디코더 프리챠지신호(WLCb)는 로오 액티브(row active)가 되면 하이레벨로 되고, 프라챠지 상태가 되면 로우레벨로 되는 신호이다. 그리고, 로오 리페어 퓨즈 박스(100)의 출력신호인 퓨즈 디코딩신호(NRDb<i>)는 리페어가 되면 로우레벨로 되고, 리페어가 안되면 하이레벨로 되는 신호이다. 또한, 상술한 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>)는 로오 어드레스(row address)를 프리-디코딩(pre-decoding)한 신호로서, 로오 액티브시 패드로 들어오는 어드레스를 내부에서 사용할 수 있는 어드레스로 바꾼 신호이다.

이하, 도 4에 나타낸 복수의 로오 리페어 퓨즈 박스(100)의 동작을 설명한다.

먼저, 도 4에 나타낸 로오 리페어 퓨즈 박스(100)는 프리-테스트(pre-test)를 한 후, 결함이 있는 워드라인에 대해 어드레스에 맞게 퓨즈(F0-F23)를 커팅한다.

이러한 로오 리페어 퓨즈 박스(100)에서는 프리챠지 상태일 때는 퓨즈 디코더 프리챠지신호(WLCb)가 로우레벨(low level)이므로 PMOS 트랜지스터(P0)를 턴-온시켜 공통 노드를 하이레벨(high level)로 프리챠시키고, 인버터(I0)와 PMOS 트랜지스터(P1)에 의해서 공통 노드를 하이레벨로 래치시킨다. 로오 액티브 상태일 때는 퓨즈 디코더 프리챠지신호(WLCb)가 하이레벨이므로 PMOS 트랜지스터(P0)를 턴-오프시킨다. 그런 다음, 로오 액티브(row active)시 받아들인 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)가 결함이 있는 워드라인과 같은 어드레스이면, 공통 노드를 계속 하이레벨로 유지하여 퓨즈 디코딩신호(NRDb<i>)를 로우레벨로 만든다. 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)가 결함이 있는 워드라인과 다른 어드레스이면, 공통 노드를 로우레벨(low)로 만들어 퓨즈 디코딩신호(NRDb<i>)를 하이레벨로 만든다.

다음에는, 도 3에 나타낸 퓨즈 서메이션부(200)를 도 5를 참조하면서 설명한다.

도 5는 퓨즈 서매이션부(200)를 나타낸 회로도로서, 복수의 로오 리페어 퓨즈 박스(100)로부터 출력된 퓨즈 디코딩신호(NRDb<0>∼NRDb<7>)를 서매이션하여 서매이션신호(NRDb4<0>, NRDb4<1>)와 제1 및 제2 리페어 정보신호(XSUM, XSUMb)를 출력하는 회로이다.

이러한 퓨즈 서매이션부(200)는, 로오 리페어 퓨즈부(100)로부터 출력된 퓨즈 디코딩신호(NRDb<0>, NRDb<1>)를 논리 조합하는 낸드 게이트(ND0)와, 로오 리페어 퓨즈부(100)로부터 출력된 퓨즈 디코딩신호(NRDb<2>, NRDb<3>)를 논리 조합하는 낸드 게이트(ND1)와, 로오 리페어 퓨즈부(100)로부터 출력된 퓨즈 디코딩신호(NRDb<4>, NRDb<5>)를 논리 조합하는 낸드 게이트(ND2)와, 로오 리페어퓨즈부(100)로부터 출력된 퓨즈 디코딩신호(NRDb<6>, NRDb<7>)를 논리 조합하는 낸드 게이트(ND3)와, 낸드 게이트(ND0)의 출력신호(XFOUT_SUM0)와 낸드 게이트(ND1)의 출력신호(XFOUT_SUM1)를 논리 조합하여 서매이션신호(NRDb4<0>)를 출력하는 노어 게이트(NR0)와, 낸드 게이트(ND2)의 출력신호(XFOUT_SUM2)와 낸드 게이트(N3)의 출력신호(XFOUT_SUM3)를 논리 조합하여 서매이션신호(NRDb4<1>)를 출력하는 노어 게이트(NR1)와, 노어 게이트(NR0)의 출력신호와 노어 게이트(NR1)의 출력신호를 논리 조합하여 제2 리페어 정보신호(XSUM)를 출력하는 낸드 게이트(ND4)와, 낸드 게이트(ND4)의 출력신호를 반전시켜 제1 리페어 정보신호(XSUMb)를 출력하는 인버터(I1)로 구성된다.

도 5에 나타낸 서매이션신호(NRDb4<0>)는 4개의 퓨즈 디코딩신호(NRDb<0>∼NRDb<3>)를 서매이션한 신호이고, 서매이션신호(NRDb4<1>)는 4개의 퓨즈 디코딩신호(NRDb<4>∼NRDb<7>)를 서매이션한 신호이다. 제1 리페어 정보신호(XSUMb)는 8개의 퓨즈 디코딩신호(NRDb<0>∼NRDb<7>)를 서매이션한 신호로서, 도 3에 나타낸 8개의 로오 리페어 퓨즈 박스(100) 중에 하나라도 리페어가 되었으면 로우레벨로 되고, 리페어가 모두 안되었으면 하이레벨로 되는 신호이다. 제2 리페어 정보신호(XSUM)는 제1 리페어 정보신호(XSUMb)와 위상이 반대인 신호이다.

다음에는, 도 3에 나타낸 블록선택부(300)의 구성과 동작을 설명한다.

도 3에 나타낸 블록선택부(300)는 3개의 노멀 블록선택부와 1개의 리던던트 블록선택부로 구성된다.

도 6은 리던던트 블록에 리던던트 블록선택부(310)를 나타낸 것으로서, 퓨즈 디코딩신호(NRDb<i>)의 서매이션을 모니터해서 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 받아들일 것인지 아닌지를 결정하는 회로이다.

여기서, 블록 선택이란 상기에서 설명한 바와 같이 로오 액티브(row active)시 받아들이는 로오 어드레스 중 블록 선택에 해당되는 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 이용해서 1뱅크 내의 8개의 셀 어레이 블록(0-7)을 구분해서 선택하는 것을 말하는데, 본 발명에서는 플렉시블 로오 리페어 방식으로 리페어가 되면 리던던트 워드라인이 속해 있는 블록을 강제적으로 인에이블시킨다.

상술한 도 6에 나타낸 리던던트 블록선택부(310)는 퓨즈 디코딩신호(NRDb<i>)의 서매이션 결과를 모니터해서 리페어가 안되었으면, 제1 리페어 정보신호(XSUMb)를 하이레벨로 만들어 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 받아들여 해당 셀 어레이 블록을 동작시킨다. 리페어가 되었으면 제1 리페어 정보신호(XSUMb)를 로우레벨로 만들어 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 받아들이지 않고 제2 리페어 정보신호(XSUM)가 하이레벨로 된다. 이러한 제2 리페어 정보신호(XSUM)은 리던던트 워드라인(RWL)이 속해 있는 셀 어레이 블록을 선택하는 리던던트 블록선택부(310)에만 연결되어 해당 셀 어레이 블록만 강제적으로 인에이블시키게 된다.

이러한 도 6에 나타낸 리던던트 블록선택부(310)는 블록선택 인에이블신호(BSENb)를 반전시키는 인버터(I2)와, 전원전압과 노드 NOD1에 접속되며 게이트로 인버터(I2)의 출력신호를 게이트로 인가받는 PMOMS 트랜지스터(P2)와,노드 NOD1과 노드 NOD2 사이에 접속되며 게이트로 인버터(I2)의 출력신호를 인가받는 NMOS 트랜지스터(N24)와, 노드 NOD2와 접지 사이에 접속되며 게이트로 제1 리페어 정보신호(XSUMb)를 인가받는 NMOS 트랜지스터(N25)와, 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 입력받아 논리 조합하는 낸드 게이트(ND5)와, 낸드 게이트(ND5)의 출력신호를 반전시키는 인버터(I3)와, NMOS 트랜지스터(N25)와 접지전압 사이에 접속되며 게이트로 인버터(I3)의 출력신호를 인가받는 NMOS 트랜지스터(N26)와, 노드 NOD2와 접지전압 사이에 접속되며 게이트로 제2 리페어 정보신호(XSUM)를 인가받는 NMOS 트랜지스터(N27)와, 노드 NOD1과 노드 NOD3 사이에 접속된 래치회로(I4, I5)와, 래치회로(I4, I5)의 출력신호를 반전시켜 블록선택신호(BSb<0>)를 출력하는 인버터(I6)로 구성된다.

이하, 도 6을 참조하면서 리던던트 블록선택부(310)의 동작을 설명한다.

도 6에 나타낸 블록선택 인에이블신호(BSENb)는 뱅크가 인에이블되면 항상 로우레벨로로 되는 신호로서, 프리챠지시에는 블록선택 인에이블신호(BSENb)가 하이레벨로 되어 블록선택신호(BSb<0>)를 하이레벨로 프리챠지시킨다.

상술한 리던던트 블록선택부(310)에서는, 노멀 액티브시에는 블록선택 인에이블신호(BSENb)가 로우레벨로 되어 NMOS 트랜지스터(N24)를 턴-온시킨다. 이때, 제1 리페어 정보신호(XSUMb)는 하이레벨로 되고, 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)도 하이레벨로 되어 NMOS 트랜지스터(N25, N26)를 턴-온시켜 블록선택신호(BSb<0>)를 로우레벨로 만들어 블록을 선택하게 한다. 이때, 제2 리페어 정보신호(XSUM)는 로우레벨로 되어 NMOS 트랜지스터(N27)를 턴-오프시킨다.

다음에, 리페어시에는 제1 리페어 정보신호(XSUMb)가 로우레벨로 되어 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 받아들이지 않고, 제2 리페어 정보신호(XSUM)가 하이레벨로 될 때 강제적으로 블록선택신호(BSb<0>)를 로우레벨로 만든다.

도 7은 노멀 블록선택부(320)를 나타낸 회로도로서, 제2 리페어 정보신호(XSUM)가 연결되어 있지 않다는 점을 제외하고는 도 6에 나타낸 리던던트 블록선택부(310)의 구성과 같다.

도 7에 나타낸 노멀 블록선택부(320)는 제1 리페어 정보신호(XSUMb)를 이용해서 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 받아들일 것인지 여부를 결정하는 것으로서 상세한 동작설명은 생략한다.

다음에는 도 3에 나타낸 서브 워드라인 드라이버 선택부(400)의 구성과 동작을 도 8을 참조하면서 설명한다.

도 8은 서브 워드라인 드라이버 선택부(410)를 나타낸 회로도로서 두 개의 블록선택신호(BSb<i>, BSb<j>)를 이용해서 서브 워드라인 드라이버 선택신호(PX_SEL<i>)를 발생시키는 낸드 게이트(ND7)로 구성된다.

여기서, 0번의 셀 어레이 블록의 블록선택신호는 BSb<0>가 되고, 1번의 셀 어레이 블록의 블록선택 신호는 BSb<1>가 된다. 이러한 두 블록선택신호(BSb<0>, BSb<1>)는 액티브 로우신호이므로 두 블록선택신호(BSb<0>, BSb<1>) 중 어느 한 개라도 로우레벨이 되면, 서브 워드라인 드라이버 선택신호(PX_SEL<i>)가 하이레벨로 된다.

다음에는 도 3에 나타낸 서브 워드라인 드라이버(500)의 구성과 동작을 설명한다.

본 발명에서는 한 개의 셀 어레이 블록에 2개의 서브 워드라인 드라이버를 만들도록 구현하였다. 그래서, 0번의 셀 어레이 블록과 1번의 셀 어레이 블록에는 각각 2개의 리던던트 블록용 서브 워드라인 드라이버를 배치하고, 2번의 셀 어레이 블록과 3번의 셀 어레이 블록에는 각각 노멀 블록용 서브 워드라인 드라이버를 각각 배치하였다

그리고, 본 발명의 도 3에 나타낸 서브 워드라인 드라이버(500)에서 발생된 서브 워드라인 구동신호(PXb<i>)는 후에 설명하겠지만, 리던던트 메인 워드라인 구동신호(RMWLb<0>, RMWLb<1>)와 함께 디코딩되어 리던던트 워드라인(RWL)을 만든다.

도 9는 리던던트 블록 내에 있는 리던던트 블록용 서브 워드라인 드라이버(510, 520)를 나타낸 회로도이다.

도 9에 나타낸 리던던트 블록용 서브 워드라인 드라이버(510)는 프리 디코딩된 로오 어드레스(BAX01i)와 제1 리페어 정보신호(XSUMb)를 입력받아 논리 조합하는 낸드 게이트(ND8)와, 퓨즈 디코딩신호를 코딩한 신호(NRDb02, NRDb46)를 입력받아 논리 조합하는 낸드 게이트(ND9)와, 낸드 게이트(ND9)의 출력신호를 입력받아 반전시키는 인버터(I12)와, 낸드 게이트(ND8)의 출력신호와 인버터(I12)의 출력신호를 입력받아 논리 조합하는 낸드 게이트(ND10)와, 낸드 게이트(ND10)의 출력신호와 서브 워드라인 드라이버 선택신호(PX_SEL<i>)를 입력받아 논리 조합하는 낸드 게이트(ND11)와, 낸드 게이트(ND11)의 출력신호를 입력받아 레벨 시프트시키는 레벨 시프트회로(511)와, 레벨 시프트회로(511)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXb<i>)를 출력하는 인버터(I14)로 구성된다.

그리고, 도 9에 나타낸 리던던트 블록용 서브 워드라인 드라이버(520)는 상술한 서브 워드라인 드라이버(510)와 그 구성 및 동작이 동일하므로 그에 대한 구성 및 동작설명은 생략한다.

다음에는, 도 9에 나타낸 리던던트 블록용 서브 워드라인 드라이버(510)의 동작을 설명한다.

리던던트 블록용 서브 워드라인 드라이버(510)는 서브 워드라인 구동신호(PXb<i>)를 출력하여 리던던트 워드라인(RWL)을 만든다. 이러한 서브 워드라인 구동신호(PXb<i>)는 프리 디코딩된 로오 어드레스(BAX01i)에 의해 인에이블 여부가 결정된다. 즉, 프리 디코딩된 로오 어드레스(BAX01i)가 선택되면 서브 워드라인 구동신호(PXbi)가 인에이블되고, 프리 디코딩된 로오 어드레스(BAX01i)가 선택되면, 서브 워드라인 구동신호(PXb<i>)가 인에이블된다.

여기서, 상술한 서브 워드라인 구동신호(PXb<i>)는, 도 3에 나타낸 로오 리페어 퓨즈부(100)로부터 출력된 퓨즈 디코딩신호(NRDb<0>-NRDb<7>)를 리던던트 블록용 서브 워드라인 드라이버에 대응시켜 로오 리페어 퓨즈 박스가 서브 워드라인 드라이버를 선택하도록 다음과 같은 코딩에 의해 만들어진다.

NRDb0/NRDb4→PXb0, NRDb1/NRDb5→PXb1,

NRDb2/NRD6→PXb2, NRDb3/NRDb7→PXb3

그리고, 리페어가 되었는지 안되었는지를 판단하기 위해 제1 리페어 정보신호(XSUMb)와 퓨즈 디코딩신호(NRDb<i>)를 코딩한 신호(NRDb02, NRDb46, NRDb13, NRDb57)를 입력으로 사용하데, 이러한 퓨즈 디코딩신호(NRDb<i>)를 코딩한 신호(NRDb02, NRDb46)가 필요한 이유는 로오 리페어 퓨즈 박스가 각각 리던던드 워드라인과 1:1로 대응하기 때문이다. 덧붙여, 2번 및 3번의 셀 어레이 블록에는 리페어 정보가 필요없는데, 그 이유는 블록선택신호(BSb<i>) 자체가 디스에이블된 상태이므로 서브 워드라인 드라이버 선택신호<PX_SEL<i>) 역시 디스에이블되기 때문이다.

이러한 리던던트 블록용 서브 워드라인 드라이버(510, 520)는 노멀 동작시 프리 디코딩된 로오 어드레스(BAX01i, BAX01j)를 입력받아 각각 서브 워드라인 구동신호(PXb<i>, PXb<j>)를 만든다. 그리고, 리페어시에는 제1 리페어 정보신호(XSUMb)가 로우레벨이므로, 프리 디코딩된 로오 어드레스(BAX01i, BAX01j)를 입력받지 못하게 하고, 상기와 같이 퓨즈 디코딩신호를 코딩한 신호(NRDb02, NRDb46, NRDb13, NRDb57)를 입력받아 서브 워드라인 구동신호(PXb<i>, PXb<j>)를 만든다.

그리고, 도 9에 나타낸 서브 워드라인 드라이버 선택신호(PX_SEL<i>)는 리던던트 블록용 서브 워드라인 드라이버(510, 520)를 인에이블시키는 신호로서, 0번과 1번의 셀 어레이 블록에 해당되는 블록 선택신호(BSb<i>)가 인에이블되면 하이레벨로 되는 신호이다.

다음에는, 서브 워드라인 구동신호(PXb<i>, PXb<j>)를 만드는 동작을 간단히설명한다.

도 9에 나타낸 리던던트 블록용 서브 워드라인 드라이버(510)는 노멀 동작시 제1 리페어 정보신호(XSUMb)가 하이레벨이므로, 프리 디코딩된 로오 어드레스(BAX01i)를 받아들여 낸드 게이트(ND8)의 출력신호를 로우레벨로 만든다. 이때 상기와 같이 퓨즈 디코딩신호를 코딩한 신호(NRDb02, NRDb46)는 하이레벨이므로 인버터(I12)의 출력신호를 하이레벨로 만들어 노드 NOD6에 상관없이 노드 NOD4의 경로가 항상 동작한다.

다음에, 도 9에 나타낸 리던던트 블록용 서브 워드라인 드라이버(510)는, 서브 워드라인 드라이버 선택신호(PX_SEL<i>)가 하이레벨로 되어 있을 때는 노드 NOD7의 하이레벨과 PX 선택신호(PX_SEL<i>)의 하이레벨을 낸드 게이트(ND11)를 통해 처리한 후에 레벨 시프트회로(511)를 통해서 서브 워드라인 구동신호(PXb<i>)를 고전압(Vpp) 레벨에서 로우레벨로 인에이블시킨다.

리페어시에는 제1 리페어 정보신호(XSUMb)가 로우레벨이므로 노드 NOD4를 항상 하이레벨로 만들어 프리 디코딩된 로오 어드레스(BAX01i)에 상관없이 퓨즈 디코딩신호를 코딩한 신호(NRDb02, NRDb46)에 따라 동작하게 된다. 이때 퓨즈 디코딩신호를 코딩한 신호(NRDb02, NRDb46) 중 어느 하나가 로우레벨로 인에이블되면 노드 NOD5가 하이레벨, 노드 NOD6이 로우레벨로 되어 노드 NOD7이 하이레벨로 된다. 이 경우에는, 노멀 동작과 마찬가지로 노드 NOD7이 하이레벨로 되면 노드 NOD7의 하이레벨과 서브 워드라인 드라이버 선택신호(PX_SEL<i>)의 하이레벨에 의해서 낸드 게이트(ND11)를 턴-온시켜 서브 워드라인 구동신호(PXb<i>)를 로우레벨로 인에이블시킨다.

도 10은 2번과 3번의 셀 어레이 블록에 있는 노멀 블록용 서브 워드라인 드라이버(530, 540)를 나타낸다.

도 10에 나타낸 노멀 블록용 서브 워드라인 드라이버(530)는 프리 디코딩된 로오 어드레스(BAX01i)와 서브 워드라인 드라이버 선택신호(PX_SEL<i>)를 입력받아 논리 조합하는 낸드 게이트(ND16)와, 상기 낸드 게이트(ND16)의 출력신호를 고전압(Vpp)레벨로 레벨 시프트시키는 레벨 시프트회로(531)와, 레벨 시프트회로(531)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXb<i>)를 출력하는 인버터(I19)로 구성된다.

그리고, 도 10에 나타낸 노멀 블록용 서브 워드라인 드라이버(540)는 상술한 노멀 블록용 서브 워드라인 드라이버(530)의 구성 및 동작이 동일하므로, 그에 대한 구성 및 동작설명은 생략한다.

도 10에 나타낸 노멀 블록용 서브 워드라인 드라이버(530, 540)는 퓨즈 디코딩신호를 코딩한 신호(NRDb02, NRDb46, NRDb13, NRDb57))와 제1 리페어 정보신호(XSUMb) 없이 프리 디코딩된 로오 어드레스(BAX01i, BAX01j)와 서브 워드라인 드라이버 선택신호(PX_SEL<i>, PX_SEL<j>)를 이용해서 서브 워드라인 구동신호(PXb<i>, PXb<j>)를 만든다.

다음에는 도 3에 나타낸 워드라인 인에이블신호 발생부(600)에 대해서 설명한다.

도 3에 나타낸 워드라인 인에이블신호 발생부(600)는 리던던트 메인 워드라인 인에이블신호 발생부와 노멀 메인 워드라인 인에이블신호 발생부로 이루어져 있다.

도 11은 리던던트 블록의 리던던트 메인 워드라인 인에이블신호 발생부(610)를 나타낸 회로도이다.

도 11에 나타낸 리던던트 메인 워드라인 인에이블신호 발생부(610)는 제1 리페어 정보신호(XSUMb)를 반전시키는 인버터(I24)와, 블록 선택신호(BSb<0>)와 인버터(I24)의 출력신호를 입력받아 논리 조합하는 노어 게이트(NR2)와, 블록 선택신호(BSb<0>)와 인버터(I25)의 출력신호를 입력받아 논리 조합하는 노어 게이트(NR3)와, 노어 게이트(NR2)의 출력신호를 연속해서 반전시켜 노멀 동작시 메인 X-디코더(미도시)를 인에이블시키는 노멀 메인 워드라인 인에이블신호(BS<0>)를 출력하는 복수의 인버터(I21, I22)와, 노어 게이트(NR3)의 출력신호를 연속해서 반전시켜 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 출력하는 복수의 인버터(I25, I26, I27, I28)로 구성된다.

이러한, 구성을 갖는 리던던트 메인 워드라인 인에이블신호 발생부(610)는 리던던트 워드라인(RWL)이 있는 셀 어레이 블록의 블록선택신호(BSb<0>)가 인에이블되면 제1 리페어 정보신호(XSUMb)와 함께 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 만든다.

이하, 도 11에 나타낸 리던던트 메인 워드라인 인에이블신호 발생부(610)의 동작을 설명한다.

상술한 리던던트 메인 워드라인 인에이블신호 발생부(610)는 노멀 동작시(즉, 리페어가 되지 않았을 경우) 블록선택신호(BSb<0>)가 로우레벨이고 제1 리페어 정보신호(XSUMb)가 하이레벨이므로, 노멀 메인 워드라인 인에이블신호(BS<0>)를 하이레벨로 인에이블시켜 메인 X-디코더(본 발명과 무관하므로 상세한 설명은 생략함)를 인에이블시키고, 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 로우레벨로 디스에이블시킨다.

리페어시에는 제1 리페어 정보신호(XSUMb)가 로우레벨이므로 노멀 메인 워드라인 인에이블신호(BS<0>)를 로우레벨로 디스에이블시키고, 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 하이레벨로 인에이블시킨다.

도 12는 노멀 블록의 노멀 메인 워드라인 인에이블신호 발생부(620)를 나타낸 회로도이다.

도 12에 나타낸 노멀 메인 워드라인 인에이블신호 발생부(620)는 블록선택신호(BSb<i>)를 입력받아 연속해서 반전시켜 노멀 메인 워드라인 인에이블신호(BS<i>)를 출력하는 3개의 인버터(I29, I30, I31)로 구성된다.

이러한 구성을 갖는 노멀 메인 워드라인 인에이블신호 발생부(620)는 리던던트 메인 워드라인 인에이블 신호(RMWLEN)없이 블록선택신호(BSb<i>)가 인에이블되면, 노멀 메인 워드라인 인에이블신호(BS<i>)를 위상 반전시켜 하이레벨로 인에이블시킨다. 리페어가 되면 블록선택신호(BSb<i>) 자체가 디스에이블되기 때문에 노멀 메인 워드라인 인에이블신호(BS<i>)는 인에이블되지 않는다.

다음에는, 도 3에 나타낸 리던던트 메인 워드라인 드라이버(700)에 대해서 설명한다.

도 13은 2개의 리던던트 메인 워드라인 드라이버(700)를 나타낸 것으로서, 리페어가 되면 리던던트 워드라인(RWL)을 인에이블시키는데, 이러한 리던던트 워드라인(RWL)은 리던던트 메인 워드라인 구동신호(RMWLb)와 서브 워드라인 구동신호(PXb<i>)를 디코딩함으로써 인이에블된다.

상술한 2개의 리던던트 메인 워드라인 드라이버(700) 중에서, 1개의 리던던트 메인 워드라인 드라이버는 고전압(Vpp)과 노드 XX0 사이에 접속되어, 게이트로 드라이버 프리챠지 신호(WLC_XDEC)를 인가받는 PMOS 트랜지스터(P12)와, 노드 XX0과 접지전압 사이에 접속되어, 게이트로 서매이션신호(NRDb4)를 위상 반전시킨 신호(RX_DETi)를 인가받는 NMOS 트랜지스터(N39)와, NMOS 트랜지스터(N39)와 접지전압 사이에 접속되어, 리던던트 메인 워드라인 인에이블 신호(RMWLEN)를 게이트로 인가받는 NMOS 트랜지스터(N41)와, 노드 XX0과 노드 XX1 사이에 접속된 인버터(I39)와, 고전압(Vpp)과 노드 XX0 사이에 접속되어 게이트로 인버터(I39)의 출력신호를 인가받는 PMOS 트랜지스터(P13)와, 인버터(I39)의 출력신호를 반전시켜 리던던트 메인 워드라인 구동신호(RMWLb<0:>)를 출력하는 인버터(I40)로 구성된다.

또 다른 한 개의 리던던트 메인 워드라인 드라이버는 상술한 리던던트 메인 워드라인 드라이버회로의 구성과 동일하므로, 그에 대한 구성 및 동작설명은 생략한다.

이하, 도 13에 나타낸 리던던트 메인 워드라인 드라이버(700)의 동작을 설명한다.

도 13에서, RX_DETi, RX_DETj는 퓨즈 서매이션부(200)로부터 출력된 서매이션신호(NRDb4<0>, NRDb4<1>)를 위상 반전시켜 만든 신호로서, 리페어가 되면 퓨즈 서매이션부(200)로부터 출력된 서매이션신호(NRDb4<0>)가 로우레벨되어 하이레벨로 되는 신호이다. 드라이버 프리챠지신호(WLC_XDEC)는 리던던트 메인 워드라인 드라이버(700)를 프리챠지시키는 신호로서 메인 X-디코더(미도시)에도 입력된다. 이러한 드라이버 프라챠지신호(WLC_XDEC)는 프리챠지 상태에서는 로우레벨로 되어 노드 XX0 및 노드 XX2를 하이레벨로 프리챠지시켜 리던던트 메인 워드라인 구동신호(RMWLb<0:1>)를 하이레벨로 프리챠지시킨다.

이러한 리던던트 메인 워드라인 드라이버(700)에서는 리페어가 되면, 리던던트 메인 워드라인 인에이블신호(RMWLEN)가 하이레벨이므로 NMOS 트랜지스터(N41)를 턴-온시키고, 서매이션신호(NRDb4<0:1>)의 위상반전 신호(RX_DETi, RX_DETj)에 따라 리던던트 메인 워드라인 구동신호(RMWLb<0:1>)를 인에이블시킨다.

이러한 2개의 리던던트 메인 워드라인 구동신호(RMWLb<0:1>)는 상술한 4개의 서브 워드라인 구동신호(PXb<0:3>)와 함께 디코딩되어 8개의 리던던트 워드라인(RWL<0:7>)을 만든다.

상술한 바와 같이, 본 발명은 리던던트 워드라인의 개수를 셀 어레이 블록마다 배치할 때와 같은 수로 특정 셀 어레이 블록에만 배치하여, 리페어시 셀 어레이 블록의 어드레스와 상관없이 리페어만 되면 리던던트 워드라인의 셀 어레이 블록이 인에이블되도록 플렉시블하게 로오 리페어회로를 구성함으로써, 리페어 효율이 높아져 수율(Yield)을 높일 수 있고, 또 칩당 비용을 줄여 가격 경쟁력을 높일수 있는 효과를 제공할 수 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (17)

1. 복수의 리던던트 워드라인이 배치되는 특정 셀 어레이 블록과, 리던던트 워드라인이 전혀 배치되지 않는 셀 어레이 블록들로 구성되는 복수의 셀 어레이 블록;

   상기 복수의 리던던트 워드라인과 동일한 수를 가지며, 상기 각 셀 어레이 블록 별로 동일한 수로 분할 배치되는 복수의 로오 리페어 퓨즈 박스; 및

   상기 리던던트 워드라인이 전혀 배치되어 있지 않는 셀 어레이 블록에 워드라인 결함이 발생한 경우에, 상기 특정 셀 어레이 블록에 배치된 리던던트 워드라인과 상기 결함 있는 셀 어레이 블록에 대응하는 로오 리페어 퓨즈 박스를 일대일로 대응시킴으로써, 상기 리던던트 워드라인이 배치되어 있지 않는 셀 어레이 블록의 결함있는 워드라인을 리페어할 수 있는 리페어 수단

   을 포함하는 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 복수의 로오 리페어 퓨즈 박스는 프리 디코딩된 복수의 로오 어드레스 및 블록 어드레스와 퓨즈 디코더 프리챠지신호를 수신하여 퓨즈 디코딩신호들을 발생시키는 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치
3. 제 2 항에 있어서,

   상기 복수의 로오 리페어 퓨즈 박스는,

   상기 프리 디코딩된 복수의 로오 어드레스 및 블록 어드레스를 입력받아 퓨즈 디코딩하는 퓨즈 디코딩회로와,

   전원전압과 상기 퓨즈 디코딩회로 사이에 접속되며 게이트로 상기 드라이버 프리챠지신호를 인가받는 제1 스위칭소자와,

   상기 퓨즈 디코딩회로의 출력신호를 반전시키는 반전소자와,

   전원전압과 상기 퓨즈 디코딩회로 사이에 접속되며 게이트로 상기 반전소자의 출력신호를 인가받는 제2 스위칭소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 퓨즈 디코딩회로는,

   상기 제1 및 제2 스위칭소자와 상기 반전소자의 공통접점에 접속된 복수의 퓨즈와,

   상기 복수의 퓨즈와 접지전압 사이에 접속되고 게이트로 상기 프리 디코딩된 복수의 로오 어드레스 및 블록 어드레스를 입력받는 복수의 제3 스위칭소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치
5. 제 1 항에 있어서,

   상기 리페어수단은,

   상기 복수의 로오 리페어 퓨즈 박스로부터 출력된 퓨즈 디코딩신호들을 서매이션하여 서매이션신호들과 제1 및 제2 리페어 정보신호를 출력하는 퓨즈 서매이션수단과,

   상기 제1 및 제2 리페어 정보신호, 상기 프리 디코딩된 복수의 블록 어드레스, 및 블록선택 인에이블신호를 입력받아 블록선택신호들을 출력하는 블록선택수단과,

   상기 블록선택신호들을 입력받아 서브 워드라인 드라이버 선택신호들을 발생시키는 서브 워드라인 드라이버 선택수단과,

   상기 서브 워드라인 드라이버 선택신호들, 상기 프리 디코딩된 복수의 로오 어드레스 중 일부, 상기 퓨즈 디코딩신호들, 및 상기 제1 리페어 정보신호를 입력받아, 서브 워드라인 구동신호들을 발생시키는 서브 워드라인 드라이버와,

   상기 제1 리페어 정보신호 및 상기 블록선택신호들을 입력받아, 리던던트 메인 워드라인 인에이블신호 및 노멀 메인 워드라인 인에이블신호들을 발생시키는 워드라인 인에이블신호 발생수단과,

   상기 서매이션신호들의 반전신호, 리던던트 메인 워드라인 인에이블신호, 및 드라이버 프리챠지신호를 입력받아, 리던던트 메인 워드라인 구동신호들을 발생시키는 리던던트 메인 워드라인 드라이버로 구성되고,

   상기 복수의 리던던트 워드라인은 상기 서브 워드라인 드라이버으로부터의 상기 서브 워드라인 구동신호들과 상기 리던던트 메인 워드라인 드라이버로부터의 상기 리던던트 메인 워드라인 구동신호들의 디코딩에 의해 만들어지는 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
6. 제 5 항에 있어서,

   상기 퓨즈 서매이션수단은,

   상기 복수의 퓨즈 디코딩신호 중 제1 및 제2 퓨즈 디코딩신호를 입력받아 논리 조합하는 제1 논리소자와,

   상기 복수의 퓨즈 디코딩신호 중 제3 및 제4 퓨즈 디코딩신호를 입력받아 논리 조합하는 제2 논리소자와,

   상기 복수의 퓨즈 디코딩신호 중 제5 및 제6 퓨즈 디코딩신호를 입력받아 논리 조합하는 제3 논리소자와,

   상기 복수의 퓨즈 디코딩신호 중 제7 및 제8 퓨즈 디코딩신호를 입력받아 논리 조합하는 제4 논리소자와,

   상기 제1 논리소자 및 상기 제2 논리소자의 출력신호들을 입력받아 논리 조합하는 제5 논리소자와,

   상기 제3 논리소자 및 상기 제4 논리소자의 출력신호들을 입력받아 논리 조합하는 제6 논리소자와,

   상기 제5 논리소자 및 상기 제6 논리소자의 출력신호를 입력받아 논리 조합하는 제7 논리소자와,

   상기 제7 논리소자의 출력신호를 입력받아 반전시키는 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
7. 제 5 항에 있어서,

   상기 블록선택수단은, 리페어가 되었으면 프리 디코딩된 로오 어드레스를 받아들이지 않고 강제적으로 리던던트 워드라인이 있는 블록을 인에이블시키는 리던던트 블록선택부와 리페어가 안되었으면 각각에 해당하는 프리 디코딩된 로오 어드레스를 받아들이는 노멀 블록선택부로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
8. 제 7 항에 있어서,

   상기 리던던트 블록선택부는,

   블록선택 인에이블신호를 입력받아 반전시키는 제1 반전소자와,

   전원전압과 제1 노드에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제1 스위칭소자와,

   상기 제1 노드와 제2 노드 사이에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제2 스위칭소자와,

   상기 제1 노드와 제3 노드 사이에 접속된 래치회로와,

   상기 래치회로의 출력신호를 입력받아 블록선택신호를 출력하는 제2 반전소자와,

   상기 제2 노드와 접지전압 사이에 접속되고 게이트로 상기 제1 리페어 정보신호를 인가받는 제3 스위칭소자와,

   상기 프리 디코딩된 복수의 블록 어드레스를 입력받아 논리 조합하는 논리소자와,

   상기 논리소자의 출력신호를 입력받아 반전시키는 제3 반전소자와,

   상기 제3 스위칭소자와 상기 접지전압 사이에 접속되고 게이트로 상기 제3 반전소자의 출력신호를 인가받는 제4 스위칭소자와,

   상기 제2 노드와 접지전압 사이에 접속되고 게이트로 상기 제2 리페어 정보신호를 인가받는 제5 스위칭소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
9. 제 7 항에 있어서,

   상기 노멀 블록선택부는,

   블록선택 인에이블신호를 입력받아 반전시키는 제1 반전소자와,

   전원전압과 제1 노드에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제1 스위칭소자와,

   상기 제1 노드와 제2 노드 사이에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제2 스위칭소자와,

   상기 제1 노드와 제3 노드 사이에 접속된 래치회로와,

   상기 래치회로의 출력신호를 입력받아 블록선택신호를 출력하는 제2 반전소자와,

   상기 제2 노드와 접지전압 사이에 접속되고 게이트로 상기 제1 리페어 정보신호를 인가받는 제3 스위칭소자와,

   상기 프리 디코딩된 복수의 블록 어드레스를 입력받아 논리 조합하는 논리소자와,

   상기 논리소자의 출력신호를 입력받아 반전시키는 제3 반전소자,

   상기 제3 스위칭소자와 상기 접지전압 사이에 접속되고 게이트로 상기 제3 반전소자의 출력신호를 인가받는 제4 스위칭소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
10. 제 5 항에 있어서,

    상기 서브 워드라인 드라이버 선택수단은, 상기 블록선택신호들을 입력받아 논리 조합하여 서브 워드라인 드라이버 선택신호를 발생시키는 낸드 게이트로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
11. 제 5 항에 있어서,

    상기 서브 워드라인 드라이버는, 리던던트 워드라인이 들어 있는 셀 어레이 블록 내에 배치된 리던던트 블록용 서브 워드라인 드라이버와, 리던던트 워드라인이 들어 있지 않은 셀 어레이 블록 내에 배치된 노멀 블록용 서브 워드라인 드라이버로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
12. 제 11 항에 있어서,

    상기 리던던트 블록용 서브 워드라인 드라이버는,

    상기 프리 디코딩된 복수의 로오 어드레스 중 일부와 상기 제1 리페어 정보신호를 입력받아 논리 조합하는 제1 논리소자와,

    상기 서매이션신호들을 코딩한 신호들을 입력받아 논리 조합하는 제2 논리소자와,

    상기 제2 논리소자를 입력받아 반전시키는 제1 반전소자와,

    상기 제1 논리소자와 상기 제1 반전소자의 출력신호들을 입력받아 논리 조합하는 제3 논리소자와,

    상기 제3 논리소자의 출력신호와 상기 서브 워드라인 드라이버 선택신호를 입력받아 논리 조합하는 제4 논리소자와,

    상기 제4 논리소자의 출력신호를 입력받아 레벨 시프트시키는 레벨 시프트회로와,

    상기 레벨 시프트회로의 출력신호를 입력받아 반전시켜 서브 워드라인 구동신호를 출력하는 제2 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
13. 제 11 항에 있어서,

    상기 노멀 블록용 서브 워드라인 드라이버는,

    상기 프리 디코딩된 로오 어드레스와 상기 서브 워드라인 드라이버 선택신호를 입력받아 논리 조합하는 논리소자와,

    상기 논리소자의 출력신호를 입력받아 레벨 시프트시키는 레벨 시프트회로와,

    상기 레벨 시프트회로의 출력신호를 입력받아 반전시켜 서브 워드라인 구동신호를 출력하는 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
14. 제 5 항에 있어서,

    상기 워드라인 인에이블신호 발생수단은, 리페어가 되었을 때 선택되는 리던던트 메인 워드라인 인에이블신호 발생부와 리페어가 안되었을 때 선택되는 노멀 메인 워드라인 인에이블신호 발생부로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
15. 제 14 항에 있어서,

    상기 리던던트 메인 워드라인 인에이블신호 발생부는,

    상기 제1 리페어 정보신호를 입력받아 반전시키는 제1 반전소자와,

    상기 리던던트 블록선택부로부터 출력된 블록선택신호와 상기 반전소자의 출력신호를 입력받아 논리 조합하는 제 1 논리소자와,

    상기 제1 논리소자의 출력신호를 연속해서 반전시켜 노멀 메인 워드라인 인에이블신호를 출력하는 복수의 제2 반전소자와,

    상기 제1 반전소자의 출력신호를 반전시키는 제3 반전소자와,

    상기 블록선택신호와 상기 제3 반전소자의 출력신호를 입력받아 논리 조합하는 제2 논리소자와,

    상기 제2 논리소자의 출력신호를 연속해서 반전시켜 리던던트 메인 워드라인인에이블신호를 출력하는 복수의 제4 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
16. 제 14 항에 있어서,

    상기 노멀 메인 워드라인 인에이블신호 발생부는, 상기 노멀 블록선택부로부터 출력된 블록선택신호를 반전시켜 노멀 메인 워드라인 인에이블신호를 출력하는 복수의 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
17. 제 5 항에 있어서,

    상기 리던던트 메인 워드라인 드라이버는,

    고전압과 제1 노드 사이에 접속되고 게이트로 상기 드라이버 프리챠지신호를 인가받는 제1 스위칭소자와,

    제1 노드와 접지전압 사이에 접속되고 게이트로 상기 서매이션신호의 반전신호를 입력받는 제2 스위칭소자와,

    상기 제2 스위칭소자와 접지전압 사이에 접속되고 게이트로 상기 리던던트 메인 워드라인 인에이블신호를 인가받는 제3 스위칭소자와,

    상기 제1 노드와 제2 노드 사이에 접속된 제1 반전소자와,

    고전압과 상기 제1 노드 사이에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제4 스위칭소자와,

    상기 제1 반전소자의 출력신호를 반전시켜 러던던트 메인 워드라인 구동신호를 출력하는 제2 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.