KR950008541B1 - 반도체 기억장치의 용장회로 - Google Patents

반도체 기억장치의 용장회로 Download PDF

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KR950008541B1
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마사키 오기하라
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체 기억장치의 용장회로
제1도는 본 발명에 있어서 예비 컬럼 디코더의 제1실시예를 나타낸 도면,
제2도는 본 발명에 있어서 예비 컬럼 디코더의 제2실시예를 나타낸 도면,
제3도는 종래의 컬럼 디코더와 예비 컬럼 디코더를 나타낸 도면,
제4도는 컬럼 디코더와 예비 컬럼 디코더의 선택신호에 의해 선택되는 컬럼의 데이터 전송경로를 나타낸 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
1,6 : 예비 컬럼 선택선 2,4 : 컬럼 선택선
F1~Fn, F1'~Fn' : 퓨즈 f1~fn, f1'~fn' : 퓨즈
T1~Tn, T1'~Tn' : 트랜지스터 t1∼tn 트랜지스터
8,10,12,14 : 인버터 10,100,102 : NAND게이트
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 불량 퓨즈를 구제하기 위한 용장회로(冗長回路)에 관한 것이다.
[종래의 기술 및 그 문제점]
메모리는 그중 1개의 메모리 셀이라도 불량이 있으면 제품으로서 출하될 수 없다. 그러나 메모리 칩의 제조공정에서 발생하는 먼지 등의 영향때문에, 모든 비트가 정상적으로 동작하는 칩만을 제조하는 것은 대단히 곤란하다. 또한, 메모리의 미세화가 추진되면 먼지 등으로 인한 영향을 더 많이 받게 된다.
그리하여, 반도체 메모리는 불량 메모리 셀을 예비로 설치한 예비 셀(豫備 Cell: Spare Cell)로 바꿈으로써 수비트로부터 수킬로비트까지의 불량을 구제하여 그 칩을 양품(良品)으로 치환해버리는 용장회로방식을 채택하고 있다. 여기에서, 용장회로란 불량으로 된 메모리 셀을 다른 메모리셀로 바꾸기 위해 그 불량 메모리 셀에 접속되는 워드선 혹은 비트선을 동일한 칩내에 설치된 예비 워드선 혹은 예비 비트선으로 바꾸어주는 수단을 뜻한다.
예컨대, 워드선을 치환하는 경우에는 워드선의 선택에 필요한 로우 어드레스(Row Address, 行 어드레스)를 디코드하기 위해 복수의 퓨즈를 구비한 예비 로우디코더를 이용한다. 불량 메모리 셀의 어드레스에 대응된 퓨즈를 절단함으로써 예비 워드선을 선택하고 불량 메모리 셀에 관한 워드선을 예비 워드선으로 치환할 수 있다. 마찬가지로, 비트선을 치환하는 용장회로의 경우에는 비트선의 선택에 필요한 컬럼 어드레스(Column Address, 列 어드레스)를 디코드하기 위해 복수의 퓨즈를 구비한 예비 컬럼 디코더를 이용한다.
제3도에는 종래의 컬럼 디코더회로와 예비 컬럼 디코더회로를 도시하였고, 제4도에는 컬럼 디코더 회로로 부터의 예비 컬럼 선택신호(SCSL)에 의해 선택되는 컬럼의 데이터 전송경로(Data 轉送經路)를 도시하였다.
제4도에 나타낸 것처럼, 각 비트선(5 ; Bl1,/Bl1,…)에는 각각 복수의 메모리셀(3)이 접속되고, 각 메모리셀(3)의 게이트에는 워드선(7)이 접속된다. 여기에서, 예비 컬럼 선택신호(SCSL)에 의해 제어되는 예비 메모리셀 및 비트선은 특히 예비 셀(1l) 및 예비 비트선(9)이라 부른다. 그리고 컬럼 선택신호(CSLi ; i=1,2,···)의 각 어드레스는 Y1,Y2,···,Yn으로 표시되고, 이 컬럼 선택신호에 의해 선택되는 2컬럼(4비트선)은 각각 어드레스 Y0,/Y0에 의해 선택된다.
불량 메모리 셀에 관한 불량 컬럼을 예비 컬럼으로 치환하는 것은 불량 컬럼을 선택하는 컬럼 어드레스의 퓨즈를 레이저로 혹은 전기적으로 절단함으로써 가능하게 된다. 비트선(BL1, /BL1, BL2, /BL2)에 관한 메모리 셀 중 어느것인가에 불량이 있어서 컬럼 선택신호(CSL1)를 예비 컬럼 선택신호(SCSL)로 치환하는 경우에는 그 컬럼 선택선의 어드레스(Y1,Y2,Y3,…,Yn)=(0,0,0,…,0)에 대응되는 퓨즈를 절단한다. 즉,제3도에 있어서, 어드레스(/Y1,/Y2,/Y3,…,/Yn)에 대응되는 퓨즈(Fl',F2',F3',···,Fn')를 절단한다. CSL2의 경우에는 어드레스(Yl,Y2,Y3,…,Yn)=(1,0,0,···,0)에 대응되는 퓨즈(Fl',F2',F3',···,Fn')를 절단하여 치환할 수 있다.
종래의 용장회로에서는 컬럼 선택선(CSL) 혹은 예비 컬럼 선택선(SCSL)에 의해 선택되는 컬럼이 2컬럼단위(4비트선 단위)로 고정되어 있는 바, 즉 SCSL은 CSLi가 선택하는 4비트선에 대응되게끔만 치환된다. 따라서 비트선(/BL2,BL3)이 어떤 원인으로 전기적으로 도통되어버린 경우, 즉 쇼트된 경우에는 구제가 불가능해진다. 결국, 이러한 용작회로방식에 있어서 쇼트가 한곳에서 발생한 경우, 다음식에 나타낸 확률로 인접하는 비트선간의 쇼트를 구제할 수 없다.
[{(예비 비트선 이외의 비트선 총수)/(예비 비트선의 수)}-1]÷{(예비비트선 이외의 비트선 총수)-1}
상기한 비트선간의 쇼트를 구제할 수 있도록 하기 위해서는 예비 컬럼 디코더를 많이 설치하면 되지만, 그렇게 하면 에비 비트도 증대되기 때문에 칩 면적이 대폭적으로 증대된다. 또한, 제조단가도 상승하게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 예비 컬럼 신호선의 갯수는 동일한 채로, 인접하는 비트선간의 쇼트에 의한 불량이 어떤 비트선간에서 일어난 경우에도 그 불량을 구체할 수 있도록 된 용장회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 로우 및 칼럼을 갖추고, 행열상의 패턴으로 배치되며, 각각 출력단을 갖춘 복수의 메모리셀을 각각 구비하고, 바이너리정보를 격납한 복수의 메모리셀의 블럭과, 상기 복수의 메모리셀이 각각 접속되는 복수의 워드선, 제1어드레스를 갖추고, 상기 메모리셀의 출력단에 각각 접속되며, 각각이 통합되어 한쌍의 비트선쌍을 형성하고, 각 비트선쌍은 하나의 컬럼 또는 로우에 대응하여, 하나의 바이너리정보를 전달하는 것에 이용되는 복수의 비트선, 특정의 상기 비트선을 선택하는 컬럼선택선, 특정의 상기 워드선을 선택하는 로우선택선, 특정의 상기 열선택선에 선택신호를 출력하는 컬럼디코더, 특정의 상기 로우선택선에 선택신호를 출력하는 로우디코더, 이 2개의 컬럼 또는 로우에 대응하는 비트선에 접속되고, 적어도 2개의 컬럼 또는 로우에 대응한 한쌍의 비트선쌍의 비트선에 전달되는 신호의 제어동작을 수행하는 복수의 트랜지스터, 제2어드레스를 받는 입력단과, 상기 트랜지스터의 제어입력단에 각각 접속된 복수의 출력단을 갖추고, 공급된 제2어드레스를 디코드하는 것으로 상기 트랜지스터 중으로부터 2개 선택하는 트랜지스터 선택수단, 출력단을 갖추고, 바이너리정보를 격납하는 복수의 예비 메모리셀을 각각의 블럭이 갖추는 예비 메모리셀의 복수의 블럭, 상기 예비 메모리셀의 출력단의 각각에 각각이 접속되고, 상기 트랜지스터중의 1개와 접속된 비트선의 수와 동일한 수가 존재하여 예비 비트선쌍을 구성하며, 상기 각 비트선쌍은 1개의 컬럼 또는 로우에 대응하고, 1개의 바이너리정보를 전달하는 것에 이용되는 복수의 예비 비트선, 대응하는 예비 비트선에 접속되고, 상기 예비 메모리셀의 출력의 제어동작을 수행하는 예비 트랜지스터, 상기 예비 트랜지스터의 컬럼 출력단 또는 로우 출력단에 평행으로 접속된 입력단을 갖추고, 제2어드레스에 따라 2개의 상기 예비 트랜지스터를 선택하는 예비 트랜지스터 선택수단, 불량 컬럼 어드레스 또는 불량 로우 어드레스에 따라 제1 및 제2어드레스를 입력단에서 받는 경우 예비 게이트 트랜지스터를 선택하는 경우에 사용되는 예비 게이트 선택신호를 출력하는 불량 컬럼 디코더 또는 불량 로우 디코더, 상기 복수의 예비 비트선 또는 예비 원드선을 선택하는 예비 컬럼 선택선 또는 예비 로우 선택선 및, 트랜지스터 선택수단의 제어신호의 출력을 금지하는 예비 트랜지스터 선택신호가 공급되는 입력단과, 다른 블럭중에 존재하는 제1및 제2블럭중에 포함되는 제1및 제2불량 메모리셀을 치한하는데 사용되는 하나의 예비 트랜지스터의 제어입력단을 갖추고, 불량장소가 선택된 경우 상기 예비 컬럼 디코더 또는 예비 로우 디코더의 출력을 이용해서 상기 불량 장소의 상기 컬럼 디코더 또는 로우 디코더 출력을 금지하는 불량장소 어드레스 금지회로를 구비하여, 불량 컬럼 어드레스 또는 불량 로우 어드레스를 갖춘 불량 컬럼 또는 불량 로우를 구제하는 것을 특징으로 한다.
따라서 상기 예비 비트선 또는 예비 워드선의 갯수 이하의 단위로 불량장소를 구제할 수 있게 된다. 즉, 예비 컬럼 또는 예비 로우의 갯수는 동일한채로 인접하는 비트선 또는 워드선간의 쇼트에 의한 불량이 어떠한 선 사이에서 일어난 경우라도 구제를 할 수 있게 된다.
(실시예 )
이하, 예시도면을 참조하여 본 발명에 따른 용장회로의 1실시에를 상세히 설명한다.
제1도에는 본 발명에 따른 예비 컬럼 디코더회로의 1실시예를 도시하였다. 여기에서 정논리(正論理) 및 부논리(負論理)의 컬럼 어드레스(Y0,/Y0,Y1,/Y1,…,Yn,/Yn)의 비트선 수와 동일하게 MOS-FET(T0,T0',T1,T1',…,Tn,Tn')의 드레인에 일단이 각각 접속되는 제1퓨즈군(第 1 Fuse 群)의 퓨즈(F0,F0',F1,F1',··,Fn,Fn')의 타단은 인버터(8)의 출력단 및 인버터(12)의 입력단에 공통으로 접속된다. 이들 퓨즈군의 퓨즈를 선택적으로 절단함으로써 제 1 불량장소의 어드레스가 프로그램된다. 그리고, 상기 MOS-FET(T0,T0',T1,T1',…,Tn,Tn')의 소오스는 접지된다. 또한, 인버터(12)의 출력단은 MOS-FET(Tl0)의 게이트에 접속되고, MOS-FET(T10)의 소오스와 드레인은 각각 전원 및 인버터(12)의 입력단에 접속된다. 상기 MOS-FET(T0,T0',T1,T1',···,Tn,Tn')의 게이트에는 정논리 및 부논리의 어드레스신호(Y0,/Y0,Y1,/Y1,'·,Yn,/Yn)가 인가된다. 상기 인버더(12)의 출력은 또한 NAND게이트(10)의 한쪽 입력만에 인가된다.
상기 인버터(8)와 인버터(10)의 입력단은 공통으로 접속되어 신호 ø1을 인가받는다. 이 신호 ø1은 통상동작시에 있어서 로우레벨("0"), 예비 셀 이외의 메모리셀의 동작 테스트시에 있어서 하이레벨("1")로 되는신호이다. 정논리 및 부논리 컬럼 어드레스(Y0,/Y0,Y1,/Y1,…,Yn,/Yn)의 비트수와 동일하게 M0S-FET(t0,t0',t1,t1',···,tn,tn')의 드레인에 일단이 각각 접속되는 제2퓨즈군의 퓨즈(f0,f0',fl,fl',···,fn,fn')의 타단은 인버터(10)의 출력단 및 인버터(14)의 입력단에 공통으로 접속된다. 이들 퓨즈군의 퓨즈를 선택적으로 절단함으로써 제2불량장소의 어드레스가 프로그램된다. 그리고 MOS-FET(t0,t0',tl,t1',···,tn,tn')의 소오스는 접지된다. 상기 인버터(14)의 출력단은 MOS-FET(T11)의 케이트에 접속되고, 상기 MOS-FET(T11)의 소오스와 드레인은 각각 전원 및 인버터(14)의 입력단에 접속된다. 그리고 상기MOS-FET(t0,t0,t1,t1',···,tn,tn')의 게이트에는 정논리 및 부논리 어드레스신호(Y0,/Y0,Yl,/Y1,·‥,Yn,/Yn)가 부여된다. 상기 인버터(14)의 출력은 NAND게이트(10)의 다른쪽 입력단에 인가된다. 따라서 NAND게이트(10)의 출력은 예비 컬럼 선택신호(SCSL)로 되어 예비 컬럼 선택선(6)에 부여된다.
NAND게이트(100,102,···)의 입력단에는 컬럼 어드레스신호(Y1,/Y1,Y2,/Y2,…,Yn,/Yn)가 각각 선택적으로 인가되며, NAND게이트(100,l02.···)의 출력단에서는 디코드된 컬럼 어드레스 선택신호가 각각 발생한다.
상기 NAND게이트(10)의 출력단은 NOR게이트(50,52,···)의 한쪽 입력단에 접속되고 상기 NAND게이트(100,102,···)의 출력단은 NOR게이트(50,52,·‥)의 다른쪽 입력단에 접속된다. 그리고 상기 NOR게이트(50,52)의 출력은 각각 컬럼 선택신호(CSl1,CSL2,···)로 된다. 도면에서 점선의 틀(14)로 둘러싸인 부분은불량 장소 어드레스 금지회로이다.
다음에는 본 발명의 동작을 상세히 설명한다.
이하에서는 예컨대 제4도에 나타낸 비트선(/BL2,BL3)간에 쇼트가 발생하고 있는 것으로 한다. 이 경우에는 제1도에 나타낸 제1퓨즈군중에서 비트선(/BL2)이 속해 있는 컬럼의 컬럼 어드레스(Y0,Y1,··,Yn)=(1,0,···,0)에 대응되는퓨즈(F0,F1',…,Fn')를 절단한다. 다음에는 제2퓨즈군중에서 비트선(BL3)이속해 있는 컬럼의 컬럼 어드레스(Y0,Y1,···,Yn)=(0,1···,0)에 대응되는 퓨즈(f0',fl,···,fn')를 절단한다.
이상의 결과, 통상동작시에 있어서 비트선(/BL2)을 선택하기 위한 어드레스신호(Y0, Yl,···, Yn) =(1,0,···,0)가 발생한 경우, Y0가 인가되는 트랜지스터(T0)의 게이트가 하이레벨로 되어 그 트랜지스터(TO)가 도통된다. 여기에서 제1퓨즈군중의 F0는 절단되어 있으므로 어드레스신호 Y0는 인버터(12)의 입력회로에 대해 영향을 끼치지 않는다. 마찬가지로, 다른 어드레스신호(/Y1,/Y2,···,/Yn)는 인버터(12)의 입력회로에 대해 영향을 끼치지 않는다. 여기에서 ø1은 로우레벨이므로 결국 NAND게이트(10)의 출력(SCSL)은하이레벨로 된다. 따라서 제4도의 예비 컬럼 선택신호(SCSL)는 하이레벨로 되어 예비 컬럼이 선택된다. 이때, NOR게이트(50) 중 컬럼 선택신호(SCSL)가 인가되는 입력단은 하이레벨이므로 NOR게이트(50)의 출력은 로우레벨로 된다. 따라서 제4도의 컬럼 선택선(CSL1)은 로우레벨로 되고 비트선(/BL2)은 선택되지 않는다.
마찬가지로, 비트선(BL3)을 선택하기 위한 어드레스신호(Y0,Y1,…,Yn)=(0,1,···,0)가 발생한 경우, Y1이 인가되는 트랜지스터(t1)의 게이트가 하이레벨로 되어 그 트랜지스터(t1)가 도통된다. 여기에서 제2퓨즈군중의 f1은 절단되어 있으므로 어드레스신호 Y1은 인버터(14)의 입력회로에 대해 영향을 끼치지 않는다.
마찬가지로, 다른 어드레스신호(/Y0,/Y2, ,/Yn)는 인버터(14)의 입력회로에 대해 영향을 끼치지 않는다. 그 결과, NAND게이트(10)의 출력(SCSL)은 하이레벨로 된다. 따라서 제4도의 예비 컬럼 선택신호(SCSL)는 하이레벨로 되어 예비 컬럼이 선택된다. 이때, NOR게이트(52)중 컬럼 선택신호(SCSL)가 인가되는 입력단은 하이레벨이므로 NOR게이트(52)의 출력(CSL2)은 로우레벨로 된다. 따라서 제4도의 컬럼선택선(4)은 로우레벨로 되고 비트선(BL3)은 선택되지 않는다. 이와 같이 하여, 비트선(/BL2,BL3)은 예비비트선(/BLS2, BLS1)으로 치환된다.
더욱이, 본 회로에서는 인접하지 않는 독립된 컬럼불량을 경우에 따라 구제할 수 있다. 예컨대, 비트선(BL1,BL4)에 불량장소가 있는 경우를 가정해 보자. 비트선(BL1)을 선택하는 컬럼 어드레스(Y0,Y1,···,Yn)는 (0,0,···,0)이다. 따라서 이 어드레스에 대응되는 제1퓨즈군의 퓨즈(F0',F1',…,Fn')를 절단한다.
다음으로, 비트선(BL4)을 선택하는 컬럼 어드레스(Y0,Y1,'··,Yn)는 (1,1,···,0)이다. 따라서 이 어드레스에 대응되는 제2퓨즈군의 퓨즈(f0,f1.···,fn')를 절단한다. 이에따라 통상동작시에 있어서 이를 어드레스가 선택된 때에 컬럼 선택신호(CSL1 및 CSL2)는 로우레벨로 되고 예비 컬럼 선택신호(SCSL)가 하이레벨로 된다. 따라서 제4도에 있어서는 예비 컬럼이 선택되고, 더욱이 어드레스의 LSB인 Y0=1 또는/Y0=1에 의해 비트선(BLS2 또는 BLS1)이 선택된다. 결국, 불량장소가 Y0,/Y0 어느쪽에 속하는지가 다르면, 독립된 2개의 컬럼 불량을 구제할 수 있다.
제2도에는 본 발명에 따른 예비 컬럼 디코더회로의 다른 실시예가 도시되어 있다. 본 실시예에서 예비컬럼 디코더회로의 퓨즈군에는 어드레스(Y1,/Y1,…,Yn,/Yn)만이 입력되는데, 퓨즈군은 제1도의 경우와 마찬가지로 2계통이 구비되고 각 퓨즈군은 각각 Y0,/Y0에 의해 제어된다. 상기한 것과 마찬가지로 비트선(/BL2,BL3)이 불량컬럼인 경우를 가정해보자. 비트선(/BL2)을 선택하는 컬럼 선택선(2)의 컬럼 어드레스(Y1,Y2,···,Yn)는 (0,0,···,0)이다. 따라서 이 어드레스에 대응되는 제1퓨즈군의 퓨즈(F1',F2',···,Fn')를 절단한다. 다음에는 비트선(BL3)을 선택하는 컬럼 어드레스(Yl,Y2,···,Yn)는 (l,0,···,0)이다. 따라서 이어드레스에 대응되는 제2퓨즈군의 퓨즈(fl,f2'.···,fn')를 절단한다. 이에 따라 통상동작시에 있어서 이들 어드레스가 선택된 때에 컬럼 선택신호(CSL1 및 CSL2)는 로우레벨로 되고 예비 컬럼 선택신호(SCSL)가 하이레벨로 된다. 따라서 제4도에 있어서는 예비 컬럼이 선택되고, 더욱이 어드레스의 LSB인 Y0=1 또는 /Y0=1에 의해 예비 비트선(BLS2 또는 BLS1)이 각각 선택된다.
컬럼 선택신호(CSL1)가 선택하는 컬럼 전체를 치환하는 경우에는 양쪽의 퓨즈군의 컬럼 어드레스(Y1,···,Yn)에 관한 퓨즈를 절단한다. 더욱이, 비트선(BL1,BL4)이 불량인 경우에는 /Y0가 입력되는 퓨즈군의 퓨즈(f1',f2',···fn')를 절단하고 Y0가 입력되는 퓨즈군의 퓨즈(F1,F2',···,Fn')를 절단함으로써 구제가 가능하게 된다.
본 실시예에 있어서, 1개의 예비 컬럼 선택선(SCSL)에 의해 선택되는 비트선은 4개이다. 그러나, 전술한 것처럼 불량장소는 비트선 2개 단위로 구체할 수 있다. 또한, 1개의 예비 선택선(SCSL)에 의해 선택되는 비트선이 8개인 경우, 불량장소는 비트선 2개 또는 4개 단위로 구제할 수 있다는 것은 분명하다. 따라서 본 발명의 용장회로에 있어서 예비 비트선의 갯수를 m으로 한 경우,
m/2n(n = 정 수, 2n≤ m)
의 피치(Pitch)로 불량장소에 속해 있는 비트선을 제어할 수 있다.
상기 두 실시예는 어디까지나 한 회로예에 지나지 않는 바, 이를 변형시킨 회로를 다수 고안할 수 있다. 그러나, 이 회로에서 특징적인 것은 예비 컬럼 디코더의 제어에 복수의 예비 컬럼을 분류하기 위한 컬럼 어드레스를 도입한 것에 있다. 이로써 예비 컬럼의 구제 피치를 종래보다 세분화할 수 있다.
또, 본 실시예에서는 불량컬럼 구제회로에 대해 설명하고 있지만, 본 발명은 더욱이 불량로우(行) 구제회로에도 응용할 수 있는 것이다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명의 용장회로를 이용함으로써 예비 메모리 셀을 종래 보다 늘리지 않고 인접하는 모든 비트선간의 쇼트나 워드선간의 쇼트를 구제할 수 있게 된다. 더욱이, 2개의 로우 불량, 또는 컬럼 불량이 예비 로우 혹은 예비 컬럼의 갯수 이상으로 떨어진 장소에 독립되게 있는 때에도 경우에 따라 그 불량을 구제할 수 있다.

Claims (2)

  1. 로우 및 컬럼을 갖추고, 행열상의 패턴으로 배치되며, 각각 출력단을 갖춘 복수의 메모리셀을 각각 구비하고, 바이너리정보를 격납한 복수의 메모리셀(3)의 블럭과, 상기 복수의 메모리셀(3)이 각각 접속되는 복수의 워드선(7), 제1어드레스(Y1,…,Yn)를 갖추고, 상기 메모리셀의 출력단에 각각 접속되며, 각각이 통합되어 한쌍의 비트선쌍을 형성하고, 각 비트선쌍은 하나의 컬럼(2,4) 또는 로우에 대응하며, 하나의 바이너리정보를 전달하는 것에 이용되는 복수의 비트선(5), 특정의 상기 비트선을 선택하는 컬럼선택선(2,4), 특정의 상기 워드선을 선택하는 로우선택선, 특정의 상기 열선택선에 선택신호를 출력하는 컬럼디코더(100,102), 특정의 상기 로우선택선에 선택신호를 출력하는 로우디코더, 이 2개의 컬럼 또는 로우에 대응하는 비트선에 접속되고, 적어도 2개의 컬럼 또는 로우에 대응한 한쌍의 비트선쌍의 비트선에 전달되는 신호의 제어동작을 수행하는 복수의 트랜지스터, 제2어드레스(Y0,/Y0)를 받는 입력단과, 상기 트랜지스터의 제어입력단에 각각 접속된 복수의 출력단을 갖추고, 공급된 제2어드레스를 디코드하는 것으로 상기 트랜지스터 중으로부터 2개 선택하는 트랜지스터 선택수단, 출력단을 갖추고, 바이너리정보를 격납하는 복수의 예비 메모리셀(11)을 각각의 블럭이 갖추는 예비 메모리셀의 복수의 블럭, 상기 예비 메모리셀의 출력단의 각각에 각각이 접속되고, 상기 트랜지스터중의 1개와 접속된 비트선의 수와 동일한 수가 존재하여 예비 비트선쌍을 구성하며, 상기 각 비트선쌍은 1개의 컬럼(1) 또는 로우에 대응하고, 1개의 바이너리정보를 전달하는 것에 이용되는 복수의 예비 비트선(9), 대응하는 예비 비트선에 접속되고, 상기 예비 메모리셀의 출력의 제어동작을 수행하는 예비 트랜지스터, 상기 예비 트랜지스터의 컬럼 출력단 또는 로우 출력단에 평행으로 접속된 입력단을 갖추고, 제2어드레스(Y0,/Y0)에 따라 2개의 상기 예비 트랜지스터를 선택하는 예비 트랜지스터 선택수단, 불량 컬럼 어드레스 또는 불량 로우 어드레스에 따라 제1 및 제2어드레스를 입력단에서 받는 경우 예비 게이트 트랜지스터를 선택하는 경우에 사용되는 예비 게이트 선택신호(SCSL)를 출력하는 불량 컬럼 디코더(10) 또는 불량 로우 디코더, 상기 복수의 예비 비트선 또는 예비 워드선을 선택하는 예비 컬럼 선택선(6) 또는 예비 로우 선택선 및, 트랜지스터 선택수단의 제어신호의 출력을 금지하는 예비 트랜지스터 선택신호가 공급되는 임력단과, 다른 불럭중에 존재하는 제1 및 제2블럭중에 포함되는 제1 및 제2불량 메모리셀을 치한하는데 사용되는 하나의 예비 트랜지스터의 제어입력단을 갖추고, 불량장소가 선택된 경우 상기 예비 컬럼 디코더 또는 예비 로우 디코더의 출력을 이용해서 상기 불량 장소의 상기 컬럼 디코더 또는 로우 디코더 출력을 금지하는 불량장소 어드레스 금지회로(14)를 구비하여, 불량 컬럼 어드레스 또는 불량로우 어드레스를 갖춘 불량 컬럼 또는 불량 로우를 구제하는 것을 특징으로 하는 반도체 기억장치의 용장회로.
  2. 제1항에 있어서, 상기 예비 비트선 또는 에비 워드선의 각 갯수를 m으로 한 경우, m/2n(n=정수,2n≤m)의 피치로 불량장소에 속해있는 비트선을 제어하는것을 특징으로하는 반도체 기억장치의 용장회로.
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