KR910009549B1 - 용장회로를 구비한 반도체기억장치 - Google Patents

용장회로를 구비한 반도체기억장치 Download PDF

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슈소 후지이
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가부시키가이샤 도오시바
와타리 스기이찌로
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Abstract

내용 없음.

Description

[발명의 명칭]
용장회로를 구비한 반도체기억장치
[도면의 간단한 설명]
제1도는 종래 반도체장치의 일례를 나타낸 논리회로구성도.
제2도는 본 발명의 1실시예에 따른 반도체장치의 논리회로구성도.
제3도는 본 발명의 다른 실시예에 따른 반도체장치의 논리회로구성도이다.
* 도면의 주요부분에 대한 부호의 설명
6 : NAND회로(낸드회로) 7 : 인버터
10 : 예비디코더 110∼113: 어드레스버퍼
120∼ 1215: 디코더 130∼1315: 퓨즈소자
16 : NAND회로(낸드회로) 17 : 인버터
180∼ 187: 부분디코더 190∼1915: NAND회로(낸드회로)
200∼ 2015: 인버터 210∼2125: 퓨즈소자
22 : NOR회로 230∼2315: 프로그래밍퓨즈
280∼2815: 제2부분디코더 30 : 예비디코더
Ai - AI : 어드레스입력 B0∼B15: 비트선
[발명의 상세한 설명]
［산업상의 이용분야］
본 발명품은 용장회로(redundancy circuit)를 구비한 반도체기억장치에 관한 것으로, 특히 반도체기억장치에서의 프로그래머블 예비디코더(spare decoder)에 관한 것이다.
[종래의 기술 및 그 문제점］
근래에 들어, VLSI라 불리어지는 고집적의 반도체장치에서는 집적도의 증가와 더불어 소자의 가동길이가 미세해지고, 또한 칩도 현저히 대형화 됨에 따라 반도체장치를 구성하는 반도체칩에서 불량비트가 발생하게 될 확률이 높아져서 제품생산성이 저하되는 문제가 야기되고 있다.
이러한 문제를 해결하기 위하여 칩속에다 예비디코더와 보조비트를 미리 설치하여 둠으로써 불량비트가 발생되는 경우에는 예비디코더에 의해 보조비트로 대치되도록 하고 있다. 이러한 회로가 소위 용장회로라고 불리어지는 회로로서, 상기 회로에서 불량비트를 보조비트로 대처하기 위하여 예비디코더를 프로그램이 가능하도록 구성함으로써 불량비트가 프로그래머블 퓨즈소자에 의해 그 장치로부터 분리됨과 더불어 보조비트가 선택되도록 구성되어 있다.
제1도는 N챈널 MOS다이나믹램에 사용되고 있는 종래의 버퍼회로와 주디코더 회로 및 프로그래머블 예비디코더회로를 나타낸 것으로, 어드레스버퍼(110)(111)(112)(113)에는 각각의 어드레스입력(Ai, Aj, Ak, Al)을 수신하기 위한 입력단이 설치되어 있다. 그리고 각 어드레스버퍼(110∼113)로부터는 2개의 신호가 출력되는데, 하나의 출력신호는 그 입력신호와 위상이 같고, 다른 하나의 출력신호는 그 입력신호와 위상이 다른, 즉 보수신호이다.
또, 주디코더는 NOR회로(120∼125)로 구성되어 있는데, 이 주디코더(120∼125)에는 어드레스버퍼(110∼113)로부터 각각 2개씩 출력되는 신호들중 서로다른 신호들이 조합되어 입력되고, 이에 따라 상기 어드레스입력에 의해 디코더(120∼125)중 하나의 디코더가 활성화되어 그에 대응된 출력비트선(B0∼B15)중 하나의 비트선이 활성화된다.
또한, 예를 들어 만일 디코더(120)에 연결되어 있는 비트선(B0)에서 불량비트가 발생되는 경우에는 통상의 방법에 따라 디코더(120)와 비트선(B0)사이에 연결되어 있는 퓨즈(130)가 메모리(도시되지 않음)으로부터 디코더(120)를 차단시켜 주기 위해 적절한 통상의 방법에 따라 끊어지거나 타버리게 된다.
한편, 예비디코더(10)는 어드레스버퍼(110∼113)의 모든 출력(Ai,
Figure kpo00001
∼Al,
Figure kpo00002
)들이 결합되는 퓨즈(150∼157)와 이 퓨즈(150∼157)에 결합되는 NOR회로(14)로 구성되는데, 이 예비디코더(10)는 불량비트를 보상하기 위한 보조비트 또는 예비비트를 지정하게 된다. 이와 같은 보조비트를 지정하기 위하여 예비디코더(10)의 논리가 불량비트에 연결된 주디코더의 논리와 같게끔 예비디코더(10)를 프로그램시겨둘 필요가 있는데, 이는 동일한 프로그램을 갖게 하기 위해 선택적으로 개방되는 퓨즈(150∼157)에 의해 실행된다. 그리고, 이러한 경우에 있어서, 개방되어야 할 퓨즈의 수는 버퍼출력(Ai,
Figure kpo00003
∼Al,
Figure kpo00004
)의 절반이 된다.
요즈음에는 위와 같은 퓨즈소자를 개방시키거나 태워버리기 위해 레이저를 사용함으로써 비교적 퓨즈의 개방작용애 대한 정확도는 증가하고 있으나 아직도 만족할 만큼의 수준에는 이르지 못하기 때문에, 개방시키고자 하는 퓨즈의 수가 커지는 만큼 개방에러의 수도 증가하게 된다. 그러므로 타버리게 되는 퓨즈수의 감소는 불량소자의 보상도를 증가시키게 된다.
또한, 통상적인 N채널 MOS다이나믹램에 사용되는 주디코더(120∼1215)는 상기한 바와같이 NOR회로들로 구성된다. 이러한 모든 NOR회로들에 있어서, 프리챠지 모우드(선충전모우드)에서는 그들의 출력단은 논리적으로 하이레벨로 선충전되고, 액티브모우드에서는 선택된 모우드 이외의 출력단들이 논리적으로 로우레벨로 방전되게 된다. 따라서 선택되지 않은 출력단들의 방전은 많은 전력소모를 유발시키게 되므로 이러한 분야에서는 불필요한 전력손실을 감소시킬 것이 강력히 대두되고 있다.
［발명의 목적］
이에, 본 발명은 상기한 문제점을 감안하여 발명된 것으로, 퓨즈의 수를 감소시킴으로써 불필요한 전력소모를 방지함과 더불어 효과적으로 불량비트를 보상시켜 줄 수 있도록 반도체기억장치를 제공함에 그 목적이 있다.
［발명의 구성］
본 발명의 제1실시예에 따른 반도체기억장치는 적어도 2이상의 제1어드레스신호에 대응하여 설치됨과 더불어, 상기 제1어드레스신호에 응답하여 복수의 제2어드레스신호를 발생시키는 어드레스버퍼회로와, 상기 어드레스버퍼회로로부터의 제2어드레스신호의 임의의 조합으로 소정의 신호를 발생시키는 부분디코더로, 상기 부분디코더회로의 출럭신호의 임의의 조합으로 소정의 비트를 선택하는 출력신호를 발생시키는 주디코더회로 및, 상기 부분디코더회로의 출력에 대응하는 복수의 퓨즈소자와 출력을 조합시키는 논리회로를 갖춘 예비디코더회로를 구비하여, 상기 주디코더회로에 의해 선택되는 비트에 불량이 발생된 때에 상기 예비디코더회로의 퓨즈소자를 상기 불량이 발생된 비트를 선택하는 주디코더에 입력되는 신호에 대응하여 프로그램함으로써 불량비트 보조비트로 치환하도록 구성되어 있다.
또, 본 발명의 제2실시예에 따른 반도체기억장치는 적어도 제2이상의 제1어드레스신호에 대응하여 설치됨과 더불어, 상기 제1어드레스신호에 응답하여 복수의 제2어드레스신호를 발생시키는 어드레스버퍼회로와, 상기 어드레스버퍼회로로부터의 신호의 임의의 조합으로 소정의 제1신호를 발생시키는 제1부분디코더회로로, 상기 제1부분디코더회로의 출력신호의 임의의 조합으로 소정의 제2신호를 발생시키는 제2부분디코더회로, 상기 제2부분디코더회로의 출력신호를 인가받아 소정의 비트를 선택하는 신호를 발생시키는 주디코더회로 및, 상기 제2부분디코더회로의 출력에 대응하는 퓨즈소자와, 이 퓨즈소자의 출력을 조합시키는 논리회로를 갖춘 예비디코더회로를 구비하여, 상기 주디코더회로에 의해 선택되는 비트에 불량이 발생된 때에, 상기 예비디코더회로의 퓨즈소자를 상기 불량이 발생된 비트를 선택하는 주디코더로 입력되는 신호에 대응하여 프로그램함으로써 불량비트를 보조비트로 치환하도록 구성되어 있다.
그리고 본 발명의 제3실시예에 따른 반도체기억장치는 적어도 2이상의 제1어드레스신호에 대응하여 설치됨과 더불어, 상기 제1어드레스 신호에 응답하여 복수의 제2어드레스신호를 발생시키는 어드레스버퍼회로와, 각각 NAND회로를 갖춘 복수단의 부분디코더회로를 갖춤과 더불어, 초단의 부분디코더회로는 상기 어드레스버퍼회로로부터의 제2어드레스신호의 임의의 조합을 인가받고, 그 다음 단의 부분디코더회로는 각각 그 전단의 부분디코더회로로부터의 출력신호의 임의의 조합을 안가받도록 상기 어드레스버퍼회로와 주디코더회로사이에 직렬로 접속되는 부분디코더회로군, 퓨즈소자를 구비함과 더불어 상기 부분디코더회로군의 최종단의 부분디코더회로로부터의 신호를 인가받아 소정의 비트를 선책하는 신호를 출력하는 주디코더회로 및, 상기 부분디코더회로의 출력에 대응하는 복수의 퓨즈소자와, 이 퓨즈소자의 출력을 조합시키는 논리회로를 갖춘 예비디코더회로를 구비하여, 상기 주디코더회로에 의해 선택되는 비트에 불량이 생긴 때에 상기 예비디코더회로의 퓨즈소자를 상기 불량이 발생된 비트를 선택하는 주디코더로 입력되는 신호에 대응하여 프로그램함으로써 불량비트를 보조비트로 치환하도록 구성되어 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제2도는 본 발령의 제1실시예에 따른 반도체기억장치를 도시해 놓은 회로구성도로, 여기서는 설명을 간단히 하기 위해 단지 4개의 어드레스입력(Ai, Aj, Ak, Al)만을 사용하였다.
본 실시예에서는 상기한 4개의 어드레스입력(Ai, Aj, Ak, Al)을 각각 수신하기 위해 4개의 어드레스버퍼(110∼113)가 설치되어 있는데, 이 어드레스버퍼(110∼113)는 그 입력신호에 대해 동상인 신호와 함께 역상인 신호, 즉 보수신호를 출력시키게 되고, 부분디코더(180∼187)는 NAND회로(16)와 이 NAND회로(16)의 출력단에 연결된 인버터(17)로 구성되어 있다. 또 상기 어드레스버퍼(110∼113)로부터 출력되는 서로 다른 쌍으로 된 신호들 또는 서로 다른 조합의 신호들은 상기 NAND회로(16)의 입력신호로서 송촐되고, 서로 다른 쌍으로 된 부분디코더(180∼187)들의 출력(X0∼X7)은 NAND회로로 구성된 주디코더(190∼195)로 입력되어 해당되는 비트선을 선택하게 된다.
즉, 예를들어 어드레스입력(Ai, Aj, Ak, Al)이 “0000”인 경우에는 부분디코더(183∼187)의 출력(X3, X7)만이 “1”로 되므로 비트선(B15)이 선택되게 되고, 어드레스입력(Ai, Aj, Ak, Al)이 “1111”인 경우에는 부분디코더(180, 184)의 출력(X0, X4)만이 “1”로 되므로 비트선(B0)이 선택되게 된다.
그리고 예를들어 통상의 방법에 따라 디코더(190)에 연결된 비트선(B0)에서 불량비트가 검출되면, 상기 디코더(190)와 상기 비트선(B0)사이에 연결되어 있는 퓨즈(210)가 적절한 통상의 방법에 따라 개방되거나 타버리게 됨으로써 상기 디코더(190)는 기억장치로부터 분리되게 된다.
한편, 예비디코더(30)는 상기한 퓨즈와 결합되어 있는 부분디코더(180∼187)의 모든 출력단에 프로그래밍퓨즈(230∼237)들이 결합된 구성으로 되어 있는데, 이 예비디코더(30)는 불량비트를 보상해 주기 위한 보조비트 또는 예비비트를 지정해 주게 된다. 그리고 보조비트를 지정하기 위해서는 예비디코더(30)의 논리가 불량비트에 접속된 주디코더의 논리와 같도록 예비디코더(30)를 프로그램해 놓을 필요가 있는 바, 본 발명에서는 불량비트와 대응되는 부분디코더의 출력에 접속된 퓨즈를 개방시킴으로써 이것이 달성되게 된다. 즉, 예를 들어 비트선(B0)에서 불량이 발생되어 퓨즈(210)가 개방된 경우에는 퓨즈(230∼237) 가운데 상기퓨즈(210)와 대응되는 부분디코더(180, 184)의 출력(X0, X4)과 접속된 퓨즈(230, 234)가 개방됨으로써 상기 부분디코더(180∼184)의 출력(X0, X4)으로부터 “1” 이 출력되는 경우에는 비트선(B0) 대신에 예비디코더(30)에 접속된 보조비트선이 선택될 수 있도록 되어 있다.
따라서 모든 퓨즈들 중 그 절반의 퓨즈들 중 그 절반의 퓨즈를 개방시켜야 되는 종래기술과는 달리 본 실시예는 8개의 퓨즈가운데 단지 2개의 퓨즈만을 개방시켜주면 되므로 프로그램이 간단하게 된다.
이와 같이 본 실시예에서는 개방시켜야 되는 퓨즈의 수가 종래보다 1/2로 감소되게 되므로 개방에러의 발생을 현저하게 축소시킬 수 있게 된다.
또한, 본 실시예에서는 주디코더(190∼1915)가 NAND회로로 구성되므로, 액티브모우드의 경우 선택된 디코더의 출력단이나 이 선택된 디코더에 연결되어 있는 비트선은 방전되고 나머지 디코더의 출력단은 충전상태, 즉 하이레벨로 유지되게 된다. 따라서 전력손실을 축소할 수 있게 된다.
상기한 바와 같이 본 실시예에 의하면 디코더에서 요구되는 퓨즈소자의 수가 비록 종래 디코더의 퓨즈소자의 수와 동일하다 하더라도 개방되는 퓨즈소자의 수는 절반으로 감소되게 되는 바, 이러한 관점에서 용장회로에 의한 불량회로에 의한 불량비트의 보상이 크게 개선되게 된다.
다른 예로서, 상기 부분디코더(180∼187)의 출럭단에 제2부분디코더를 접속하고, 이 제2부분디코더들의 출력을 예비디코더(30)의 프로그래밍퓨즈(230∼233)를 통해 예비디코더(30)로 송출할 수도 있는데, 이에 대한 것이 제3도에 도시되어 있다. 또 제3도에서 제2도와 동일한 부분에는 동일한 참조부호를 붙였다.
제3도에 도시된 바와 같이 제2부분디코더(280∼2815)는 NAND게이트(6)와 인버터(7)로 각각 구성되어 있는데, 이 제2부분디코더(280∼2815)에는 제1부분디코더(180∼187)에서 발생되는 다른 쌍의 출력(X0∼X7)들이 인가되고, 그 출력(Y0∼Y15)은 프로그래밍퓨즈(230∼2315)를 통해 예비디코더(30)로 입력된다.
그리고, 상술한 바와 마찬가지로 통상의 방법에 따라 퓨즈(210)에 연결된 비트선(B0)에서 불량비트가 검출되는 경우에는 그 비트선(B0)에 연결된 퓨즈(210)가 적절한 통상의 방법에 따라 개방되어 출력(Y0)을 기억장치로부터 차단시키게 된다.
또한, 예비디코더(30)는 제2부분디코더(280∼2815)의 모든 출력(Y0∼Y15)측에 결합되는 퓨즈(230∼2315)들과 이 퓨즈(230∼2315)에 결합되는 NOR회로(22)로 구성되는데, 이 예비디코더(30)는 상술한 바와 같이 불량비트를 보상해 주기 위해 보조비트 또는 예비비트를 지정해 주기 위한 것으로써, 이와 같은 보조비트의 지정을 위해 이 예비디코더(30)는 그 논리가 불량비트에 견결된 주디코더의 논리와 동일하게끔 프로그램되어 있다.
즉, 본 실시예에서는 상기 제2부분디코더(280∼2815)에 의해 상기 퓨즈(230∼2315)들 가운데 오직 하나의 퓨즈(230)만을 개방시켜 줌으로써 불량비트에 대응되게 보조비트를 선택할 수 있게 된다. 다시 말하면, 예컨데 퓨즈(230)는 주디코더에서와 같이 퓨즈(210)에 입력되는 신호(Y0)에 결합되어 있으므로 퓨즈(210)가 개방되는 경우에는 그 퓨즈(210)와 대응되는 제2부분디코더(280)의 출력(Y0)에 접속된 퓨즈(230)만을 개방시키면 된다. 따라서 모든 퓨즈 가운데 절반의 퓨즈 가운데 절반의 퓨즈를 개방시켜야 되는 종래 기술과는 달리 본 실시예에서는 프로그램으로 단지 하나의 퓨즈만을 개방시키면 된다. 이와 같이 본 실시예에서는 개방시켜야 되는 퓨즈의 수가 1/4로 감소되므로 개방에러의 발생을 현저하게 감소시킬 수 있게 된다.
또한, 본 실시예에서는 NAND회로를 전혀 사용하지 않고 주디코더를 구성하게 되므로 충전이나 비충전 동작이 발생되지 않아 전력손실이 감소되게 된다.
또한, 본 발명에 의하면, 상기한 실시예에서와 같이 부분디코더의 단계수를 제1단 또는 제2단으로 한정하지 않고 필요에 따라 여러단으로 설치할 수 있는데, 이때 개방시켜야 할 퓨즈의 수는 제1도에 도시된 종래의 장치보다 1/2n(여기서 n은 부분디코더의 계수)만큼 감소하게 된다.
［발명의 효과］
이상 설명한 바와 같이 본 발명에 따른 용장회로를 구비한 반도체기억장치에 의하면, 제품생산성이 향상됨과 더불어 전력손실이 감소되는 장점이 있게 된다.

Claims (5)

  1. 제1어드레스신호(Ai∼Al)를 인가받아, 그 제1어드레스신호(Ai∼Al)에 대응한 논리레벨의 신호 및 그 어드레스신호(Ai∼Al)의 반전신호에 대응한 논리레벨의 신호를 갖춘 제2어드레스신호(Ai,
    Figure kpo00005
    ∼Al,
    Figure kpo00006
    )를 발생시키는 어드레스버퍼회로(110∼113)와, 복수의 제1NAND회로(16)를 갖추고, 이 제1NAND회로(16)가 각각 상기 제2어드레스신호의 소정의 조합을 입력함과 더불어, 각 제1NAND회로(16)가 입력하는 상기 제2어드레스신호의 조합을 다른 제1NAND회로가 입력하는 조합과 다르게 함으로써 부분디코더신호(X0∼X7)를 출력하는 부분디코더회로(180∼187), 복수의 제2NAND회로(190∼1915)를 갖추고, 이 제2NAND회로(190∼1915)가 각각 상기 부분디코드신호(X0∼X7)의 소정의 조합을 입력함과 더불어, 각 제2NAND회로가 입력하는 부분디코더신호의 조합을 다른 제2NAND회로가 입력하는 조합과는 다르게 함으로써 디코드신호(B0∼B15)를 출력하는 주디코더회로, 및 상기 부분디코드신호(X0∼X7)에 대응하여 설치된 복수의 퓨즈소자(230∼237)와, 이 퓨즈소자(230∼237)에 접속되어 그 퓨즈소자의 프로그램상태에 따라서 출력이 변화되는 NOR회로(22)를 갖춘 예비디코더회로(30)를 구비하여, 상기 주디코더회로에 의해 선택되는 비트에 불량이 발생된 때에 상기 예비디코더회로(30)의 퓨즈소자(230∼237)를 상기 불량이 발생된 비트를 선택하는 주디코더에 입력되는 신호에 대응하여 프로그램함으로써 불량비트를 예비비트로 치환하도록 구성된 것을 특징으로 하는 용장회로를 구비한 반도체기억장치.
  2. 제1항에 있어서, 상기 퓨즈소자(230∼237)의 프로그램은 그 퓨즈소자(230∼237)의 절단으로 행해지는 것을 특징으로 하는 용장회로를 구비한 반도체기억장치.
  3. 제1어드레스신호(Ai∼Al)를 인가받아, 이 제1어드레스신호에 대응한 논리레벨의 신호 및 상기 제1어드레스신호의 반전신호에 대응한 논리레벨의 신호를 갖춘 제2어드레스신호(Ai,
    Figure kpo00007
    ∼Al,
    Figure kpo00008
    )를 출력하는 어드레스버퍼회로(110∼113)와, 복수의 제1NAND회로(16)를 갖추고, 이 제1NAND회로(16)가 각각 상기 제2어드레스신호의 소정의 조합을 입력함과 더불어, 각 제1NAND회로(16)가 입력하는 상기 제2어드레스신호의 조합을 다른 제1NAND회로가 입력하는 제2어드레스신호의 조합과 다르게 함으로써 제1부분디코드신호(X0∼X7)를 출력하는 제1부분디코더회로(180∼187), 복수의 제2NAND회로(6)를 갖추고, 이 제2NAND회로(6)가 각각 상기 제1부분디코드신호(X0∼X7)의 소정의 조합을 입력함과 더불어, 각 제2NAND회로(6)가 입력하는 상기 제1부분디코드신호(X0∼X7)의 조합을 다른 제2NAND회로가 입력하는 조합과 다르게 함으로써 제2부분디코드신호(Y0∼Y15)를 출력하는 제2부분디코더회로(230∼2815), 상기 제2부분디코드신호(Y0∼Y15)를 인가받아 소정의 비트를 선택하는 신호(B0∼B15)를 발생하는 주디코더회로(210∼2115) 및, 상기 제2부분디코드신호(Y0∼Y15)에 대응해서 설치된 퓨즈소자(230∼2315)와, 이 퓨즈소자(230∼2315)에 접속되어 퓨즈소자의 프로그램상태에 따라서 출력이 변화되는 NOR회로(22)를 갖춘 예비디코더회로(30)를 구비하고, 상기 주디코더회로에 의해 선택되는 비트에 불량이 발생된 때에, 상기 예비디코더회로(30)의 퓨즈소자를 상기 불량이 발생된 비트를 선택하는 주디코더로 입력되는 신호에 대응하여 프로그램함으로써 불량비트를 예비비트로 치환하도록 구성된 것을 특징으로 하는 용장회로를 구비한 반도체기억장치.
  4. 제3항에 있어서, 상기 퓨즈소자(230∼2315)의 프로그램은 그 퓨즈소자(230∼2315)의 절단으로 행해지는 것을 특징으로 하는 용장회로를 구비한 반도체기억장치.
  5. 제1어드레스신호(Ai∼Al)를 입력받아, 이 제1어드레스에 대응한 논리레벨의 신호 및 상기 제1어드레스신호의 반전신호에 대응한 논리레벨의 신호를 갖춘 제2어드레스신호(Ai,
    Figure kpo00009
    ∼Al,
    Figure kpo00010
    )를 출력하는 어드레스버퍼회로(110∼113)와, 각각 복수의 NAND회로를 갖춘 복수단의 부분디코더회로를 갖추고, 초단의 부분디코더회로의 NAND회로가 각각 상기 제2어드레스의 소정의 조합을 인가받음과 더불어, 각 NAND회로가 입력하는 제2어드레스신호의 조합을 다른 NAND회로가 입력하는 조합과는 다르게 하며, 그 다음 단의 부분디코더회로의 NAND회로가 각각 그 전단의 부분디코더회로로부터의 출력신호의 소정의 조합을 인가받음과 더불어 각 NAND회로가 입력하는 상기 출력신호의 조합을 다른 NAND회로가 입력하는 조합과 다르게 되도록 상기 어드레스버퍼회로(110∼113)에 접속된 부분디코더회로군(180∼187, 280∼2815), 복수의 제1퓨즈소자를 구비함과 더불어 상기 부분디코더회로군의 최종단의 부분디코더회로로부터의 신호를 인가받아 소정의 비트를 선택하는 신호(B0∼B15)를 출력하는 주디코더회로(210∼2115) 및, 상기 부분디코더회로군의 최종단의 부분디코더로부터의 신호에 대응해서 설치된 복수의 제2퓨즈소자(230∼2315)와, 이 제2퓨즈소자에 접속되어 제2퓨즈소자의 프로그램상태에 따라서 출력이 변화되는 NOR회로(22)를 갖춘 예비디코더회로(30)를 구비하고, 상기 주디코더회로에 의해 선택되는 비트에 불량이 생긴 때에 상기 제2퓨즈소자를 상기 불량이 발생된 비트를 선택하는 주디코더로 입력되는 신호에 대응하여 프로그램으로써 불량비트를 예비비트로 치환하도록 구성된 것을 특징으로 하는 용장회로를 구비한 반도체기억장치.
KR1019860007817A 1985-09-18 1986-09-17 용장회로를 구비한 반도체기억장치 KR910009549B1 (ko)

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2695411B2 (ja) * 1986-11-29 1997-12-24 三菱電機株式会社 半導体記憶装置
JPS63168900A (ja) * 1987-01-06 1988-07-12 Toshiba Corp 半導体記憶装置
NL8701085A (nl) * 1987-05-08 1988-12-01 Philips Nv Geheugen met redundante geheugenruimte.
JPH01144719A (ja) * 1987-11-30 1989-06-07 Toshiba Corp リトリガブル・マルチバイブレータ
EP0327861B1 (de) * 1988-02-10 1993-03-31 Siemens Aktiengesellschaft Redundanzdekoder eines integrierten Halbleiterspeichers
JPH01224999A (ja) * 1988-03-04 1989-09-07 Mitsubishi Electric Corp 半導体記憶装置
JPH0283898A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体メモリ装置
JPH07109878B2 (ja) * 1988-11-16 1995-11-22 株式会社東芝 半導体記憶装置
JPH02137364A (ja) * 1988-11-18 1990-05-25 Toshiba Corp 半導体記憶装置
US5022008A (en) * 1989-12-14 1991-06-04 Texas Instruments Incorporated PROM speed measuring method
US5077692A (en) * 1990-03-05 1991-12-31 Advanced Micro Devices, Inc. Information storage device with batch select capability
JP3325456B2 (ja) * 1996-05-22 2002-09-17 株式会社アドバンテスト メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路
US5208775A (en) * 1990-09-07 1993-05-04 Samsung Electronics Co., Ltd. Dual-port memory device
US5157634A (en) * 1990-10-23 1992-10-20 International Business Machines Corporation Dram having extended refresh time
US5276834A (en) * 1990-12-04 1994-01-04 Micron Technology, Inc. Spare memory arrangement
JP2975777B2 (ja) * 1992-08-28 1999-11-10 株式会社東芝 集積回路
US6020763A (en) * 1996-04-23 2000-02-01 International Business Machines Corporation High speed decoder without race condition
US5737511A (en) * 1996-06-13 1998-04-07 United Microelectronics Corporation Method of reducing chip size by modifying main wordline repair structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047163A (en) * 1975-07-03 1977-09-06 Texas Instruments Incorporated Fault-tolerant cell addressable array
US4358833A (en) * 1980-09-30 1982-11-09 Intel Corporation Memory redundancy apparatus for single chip memories
JPS57210500A (en) * 1981-06-19 1982-12-24 Mitsubishi Electric Corp Semiconductor storage device
US4538245A (en) * 1982-04-12 1985-08-27 Seeq Technology, Inc. Enabling circuit for redundant word lines in a semiconductor memory array
US4573146A (en) * 1982-04-20 1986-02-25 Mostek Corporation Testing and evaluation of a semiconductor memory containing redundant memory elements
JPS59151400A (ja) * 1983-02-17 1984-08-29 Mitsubishi Electric Corp 半導体記憶装置
US4577294A (en) * 1983-04-18 1986-03-18 Advanced Micro Devices, Inc. Redundant memory circuit and method of programming and verifying the circuit
JPS60130000A (ja) * 1983-12-15 1985-07-11 Mitsubishi Electric Corp 半導体記憶装置
US4654830A (en) * 1984-11-27 1987-03-31 Monolithic Memories, Inc. Method and structure for disabling and replacing defective memory in a PROM

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JPS6265300A (ja) 1987-03-24

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