KR19980014815A - 반도체 메모리 장치 - Google Patents

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KR19980014815A KR1019960033951A KR19960033951A KR19980014815A KR 19980014815 A KR19980014815 A KR 19980014815A KR 1019960033951 A KR1019960033951 A KR 1019960033951A KR 19960033951 A KR19960033951 A KR 19960033951A KR 19980014815 A KR19980014815 A KR 19980014815A
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Abstract

본 발명은 리던던시 효율을 향상시키고 결함이 발생한 메모리 셀에 연결된 서브 비트 라인의 숫자에 따라 선택적으로 이에 대응되는 리던던트 서브 비트 라인으로 리페어할 수 있는 반도체 메모리 장치에 관한 것이다. 이러한 장치에 의해서, 메모리셀에 결함이 생겨 상기 결함 메모리 셀을 리던던트 메모리 셀로 리페어할 경우, 종래와 같이 결함 메모리 셀에 연결된 서브 비트 라인과 노멀 메모리 셀이 연결된 서브 비트 라인 전체를 리페어하지 않고 단지 결함이 생긴 메모리 셀에 대응되는 리던던트 서브 비트 라인만 선택적으로 리페어할 수 있다. 따라서, 메모리 셀 블럭 전체를 리던던트 셀 블럭으로 리페어하는 것을 방지할 수 있을 뿐아니라 리던던시 효율을 높일 수 있다.

Description

반도체 메모리 장치(semiconductor memory device)
도 1에는 종래의 리던던트 프리 디코더를 가지는 반도체 메모리 장치의 개략적인 구성을 보여주는 블럭도가 도시되어 있다.
도 1을 참조하면, 종래의 반도체 메모리 장치는, 메모리 셀들(MC)이 연결된 복수개의 서브 비트 라인쌍(SBLi0 - SBLi3, SBLBi0 - SBLBi3) 및 외부로부터 선택 신호(YAi0 - YAi3, YABi0 - YABi3)가 인가되는 복수개의 선택 신호 라인들(SLi0 - SLi3, SLBi0 - SLBi3) 그리고 상기 라인들(SLi0 - SLi3, SLBi0 - SLBi3)에 각각 게이트가 연결된 복수개의 전달 트랜지스터들(T1, T2, T3, T4, TB1, TB2, TB3, TB4)을 통해 상기 복수개의 서브 비트 라인쌍(SBLi0 - SBLi3, SBLBi0 - SBLBi3)에 연결되는 메인 비트 라인(MBL0)으로 이루어진 복수개의 메모리 셀 블럭(10)과, 상기 각 메모리 셀 블럭(10)의 메인 비트 라인(MBL0) 중 어느 하나를 비트 라인(B/L)과 선택적으로 연결하기 위한 복수개의 선택 신호들(YB0 - YBn)을 출력하는 복수개의 컬럼 디코더를 가지는 메인 컬럼 디코더 블럭(30)과, 상기 복수개의 선택 신호들(YB0 - YBn)에 게이트가 연결된 복수개의 NMOS 트랜지스터(IS0 - ISn)와, 상기 복수개의 서브 비트 라인들(SBLi0 - SBLi3)에 연결된 메모리 셀(MC)에 결함이 생길 경우 이를 대치하기 위해 상기 복수개의 메모리 셀 블럭(10)과 동일한 구성을 가지는 복수개의 리던던트 메모리 셀 블럭(20)과, 상기 결함이 발생한 메모리 셀(MC)이 연결된 서브 비트 라인의 메모리 셀 블럭에 대응되는 리던던트 메모리 셀 블럭을 선택하기 위해 상기 리던던트 메모리 셀 블럭들(20)에 대응되는 복수개의 리던던트 프리 디코더를 구비한 리던던트 프리 디코더 블럭(40)으로 이루어졌다.
도 1에 도시된 종래의 반도체 메모리 장치는, 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 발생하였을 경우, 결함 메모리 셀에 해당하는 결함 어드레스 신호를 디코딩하여 리던던트 메모리 셀로 대치하기 위한 리던던트 회로를 구비하고 있다. 따라서, 메모리 셀 블럭(10)의 결함 메모리 셀들(MC)은 이에 대응되는 리던던트 메모리 셀 블럭(20)의 리던던트 메모리 셀(RMC)에 의해 리페어(repair)된다. 이때, 결함 메모리 셀을 지정하는 결함 어드레스 신호는 리던던트 프리 디코더(40)를 통해 결함 메모리 셀을 리페어하기 위한 복수개의 리던던트 메모리 셀 블럭 중 이에 대응되는 블럭을 지정하는데 사용된다. 이러한 기능을 수행하기 위해서는 결함 어드레스 신호를 감지할 수 있는 퓨즈 회로와 같은 결함 어드레스 입력부(44)와, 감지된 결함 어드레스 신호로부터 리던던트 메모리 셀 블럭(20)의 리던던트 비트 라인(RMBL)을 선택하기 위한 리던던트 컬럼 프리 디코더(40)등이 필요로 한다.
도 2에는 종래의 리던던트 프리 디코더의 구성을 보여주는 블럭도가 도시되어 있다.
도 2를 참조하면, 프리 챠지부(42)는 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 생길 경우, 외부로부터 인가되는 제어 신호(CSB)에 응답하여 도전 경로(L1)를 소정의 전압 레벨로 챠지한다. 결함 어드레스 입력부(44)는 상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 없을 경우 상기 도전 경로(L1)를 제 2 전원 단자(2)에 연결하며, 상기 메모리 셀(MC)에 결함이 생길 경우 이에 해당하는 결함 어드레스들(CAi0 - CAi3, CABi0 - CABi3)을 입력 받아, 상기 도전 경로(L1)에 연결된 제 2 전원 단자(2)를 차단한다. 그리고, 제어부(48)는 상기 복수개의 리던던트 프리 디코더(40)에 대응되는 복수개의 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 메인 컬럼 디코더(30)로부터 출력되는 복수개의 선택 신호들(YB0 - YBn)을 차단하기 위한 제어 신호(RRDT)를 출력한다. 출력부(46)는 상기 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 결함 메모리 셀(MC)에 대응되는 리던던트 메모리 셀 블럭(20)을 선택하기 위한 선택 신호(RYBn)를 출력한다.
도 3에는 도 2의 리던던트 프리 디코더의 회로를 보여주는 회로도가 도시되어 있다.
도 3을 참조하면, 리던던트 프리 디코더는 전원 전압(Vcc)이 인가되는 제 1 전원 단자(1)와 접지 전압(Vss)이 인가되는 제 2 전원 단자(2)를 구비하고 있다. 그리고, 프리 챠지부(42)는 상기 제 1 전원 단자(1)와 제 1 접속점(N1) 사이에 연결된 제 1퓨즈(F1)와, 상기 제 1 접속점(N1)과 상기 제 2 전원 단자(2) 사이에 연결된 저항(R1)과, 상기 제 1 접속점(N1)에 게이트가 연결되며 상기 제 1 전원 단자(1)와 제 2 접속점(N2) 사이에 소오스-드레인 채널이 연결된 제 1 MOS 트랜지스터(Q1)와, 상기 제 1 접속점(N1)에 챠지된 신호의 위상을 반전하여 출력하는 인버터(I1)와, 상기 인버터(I1)의 출력단에 게이트가 연결되며 상기 제 1 접속점(N1)과 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 제 2 MOS 트랜지스터(Q2)와, 상기 제 2 접속점(N2)과 상기 제 2 전원 단자(2) 사이에 직렬로 소오스-드레인 채널이 연결되고 외부로부터 제어 신호(CSB)가 인가되는 제어 단자(7)에 각각 게이트가 연결되어 있되; 상기 소오스-드레인 채널 사이에 도전 경로(L1)가 연결된 제 3 및 제 4 MOS 트랜지스터(Q3, Q4)로 이루어졌다. 여기서, 상기 제 1 및 제3 MOS 트랜지스터(Q1, Q3)는 P형 도전형의 채널이고, 제 2 및 제 4 MOS 트랜지스터(Q2, Q4)는 N형 도전형의 채널이다.
그리고, 결함 어드레스 입력부(44)는 상기 도전 경로(L1)에 일단자가 연결된 복수개의 제 1 퓨즈군(F2, F4, F6, F8)과, 상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 발생하면 이에 해당되는 결함 어드레스(CAi0 - CAi3, CABi0 - CABi3)가 인가되는 각 입력 단자(3, 4, 5, 6)에 각 게이트가 연결되어 있되, 상기 제 1 퓨즈군(F2, F4, F6, F8)의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 각각 연결되는 복수개의 MOS 트랜지스터들(Q5, Q7, Q9, Q11)과, 그리고 상기 도전 경로(L1)에 일단자가 연결된 복수개의 제 2 퓨즈군(F3, F5, F7, F9)과, 상기 결함 어드레스(CAi0 - CAi3, CABi0 - CABi3)의 위상을 반전시켜 출력하는 복수개의 인버터들(I2, I3, I4, I5)과, 상기 복수개의 인버터들(I2, I3, I4, I5)의 각 출력단에 게이트가 연결되며 상기 제 2 퓨즈군(F3, F5, F7, F9)의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 각각 연결된 복수개의 MOS 트랜지스터들(Q6, Q8, Q10, Q12)로 이루어졌다.
그리고, 도 1에 도시된 리던던트 메모리 셀 블럭들(20) 중 어느 하나를 선택하기 위한 신호를 출력하는 출력부(46)는, 상기 도전 경로(L1)에 챠지된 신호를 입력 받아 복수개의 인버터(I6, I7, I8)를 통해 출력된 신호와 제 3 접속점(N3)에 각각 입력 단자가 연결된 노어 게이트(G1)로 이루어졌다. 제어부(48)는 상기 복수개의 리던던트 프리 디코더(40)에 대응되는 복수개의 도전 경로(L1)에 챠지된 신호의 위상이 반전된 신호들을 입력 받아, 이에 응답하여 상기 메인 컬럼 디코더(30)로부터 출력되는 복수개의 선택 신호들(YB0 - YBn)을 차단하기 위한 제어 신호(RRDT)를 출력하는 낸드 게이트(G2)로 이루어졌다.
이하, 도 1 내지 도 3에 의거하여 종래 리던던트 프리 디코더를 가지는 반도체 메모리 장치의 동작을 상세히 설명한다.
도 3에 도시된 리던던트 프리 디코더(40)의 도전 경로(L1)는 메모리 셀에 결함이 발생하지 않은 경우 제 1 및 제 2 퓨즈군(F2, F4, F6, F8, F3, F5, F7, F9) 중 소정의 퓨즈를 통해 로우 레벨(low level)을 유지한다. 설명의 편의를 위해, 도 1에 도시된 반도체 메모리 장치의 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 발생하였을 경우, 리던던트 메모리 셀 블럭(20)의 리던던트 메모리 셀(RMC)로 대치하여야 한다고 하자. 이와 같이, 결함 메모리 셀(MC)이 연결된 서브 비트 라인(SBL)에 대응되는 리던던트 서브 비트 라인(RSBL)으로 리페어할 경우, 먼저 도 2에 도시된 프리 챠지부(42)의 제 1 퓨즈(F1)를 외부로부터 소정 신호를 인가하여 커팅(cutting)한다.
상기 제 1 퓨즈(F1)가 커팅되면, 제 1 인버터(I1)를 통해 하이 레벨(high level)이 제 2 MOS 트랜지스터(Q2)의 게이트에 인가되어 채널이 도통된다. 그리고, 상기 제 2 MOS 트랜지스터(Q2)를 통해 제 1 MOS 트랜지스터(Q1)의 게이트에 로우 레벨의 제 2 전원 단자(2)가 연결되어 채널이 도통된다. 이때, 외부로부터 인가되는 제어 신호(CSB)가 로우 레벨로 인가되면, 제 3 MOS 트랜지스터(Q3)의 채널이 도통되어 상기 제 1 MOS 트랜지스터(Q1)의 채널을 통해 전달되는 전원 전압(Vcc)이 상기 도전 경로(L1)에 챠지된다. 그리고, 상기 결함 메모리 셀(MC)에 해당하는 결함 어드레스 신호(CAi0 - CAi3, CABi0 - CABi3)를 입력 받는 복수개의 MOS 트랜지스터들(Q5, Q7, Q9, Q11) 및 복수개의 MOS 트랜지스터들(Q6, Q8, Q10, Q12)에 각각 연결된 제 1 및 제 2 퓨즈군(F2, F4, F6, F8, F3, F5, F7, F9) 중 상기 결함 메모리 셀(MC)의 어드레스에 해당되는 퓨즈를 커팅한다. 이후, 결함 어드레스 신호(CAi0 - CAi3, CABi0 - CABi3)가 입력되면, 상기 프리 챠지부(42)에 의해 전원 전압(Vcc)으로 챠지된 도전 경로(L1)는 그대로 전원 전압(Vcc)으로 유지된다.
그리고, 상기 도전 경로(L1)에 챠지된 신호를 입력 받은 출력부(46)를 통해 상기 결함 메모리 셀(MC)에 대응되는 리던던트 메모리 셀 블럭(20)을 선택하기 위한 신호(RYBn)가 하이 레벨로 출력된다. 그리고, 상기 도전 경로(L1)에 챠지된 신호의 위상이 반전된 복수개의 신호들을 입력 받는 제어부(48)도 상기 출력부(46)와 함께 하이 레벨의 신호를 출력함으로서 도 1에 도시된 메인 컬럼 디코더(30)의 동작을 차단시키게 된다. 이로서, 메모리 셀 블럭(10)을 선택하기 위한 복수개의 선택 신호들(YB0 - YBn)이 차단되어 결함 메모리 셀을 리던던시하는 동안 메모리 셀 블럭은 선택되지 않는다. 상기한 일련의 동작에 의해 도 1의 리던던트 프리 디코더(40)로부터 출력되는 복수개의 선택 신호들(RYB0 - RYBn) 중 결함 메모리 셀이 연결된 서브 비트 라인에 대응되는 선택 신호(RYB0)가 선택되어 결함 메모리 셀(MC)을 리던던트 메모리 셀(RMC)로 리페어하게 된다.
그러나, 상술한 바와같은 반도체 메모리 장치에 의하면, 복수개의 서브 비트 라인(SBLi1 - SBLi4) 중 어느 하나 또는 그 이상의 서브 비트 라인에 연결된 메모리 셀(MC)에 결함이 발생할 경우에도 이를 리페어하기 위해 이에 대응되는 리던던트 메모리 셀 블럭의 복수개의 리던던트 서브 비트 라인들(RSBLi1 - RSBLi4)로 동시에 메모리 셀 블럭 전체가 리페어된다. 이와 같이, 리던던트 서브 비트 라인(RSBLi0, ,, RSBLi3)으로 동시에 리페어되면, 상기 결함 메모리 셀의 메모리 셀 블럭을 대치한 리던던트 메모리 셀 블럭의 리던던트 메모리 셀들(RMC) 중 또 다른 결함이 발생할 확률이 매우 높다. 아울러, 메모리 셀 블럭(10)을 리던던트 메모리 셀 블럭(20) 전체로 리페어하므로서 리던던시 효율이 저하되는 문제점이 생긴다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 리던던시 효율을 향상시키고 결함이 발생한 메모리 셀에 연결된 서브 비트 라인의 숫자에 따라 선택적으로 이에 대응되는 리던던트 서브 비트 라인으로 리페어할 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 리던던트 프리 디코더를 구비한 반도체 메모리 장치의 개략적인 구성을 보여주는 블럭도;
도 2는 종래의 리던던트 프리 디코더의 구성을 보여주는 블럭도;
도 3은 도 2의 리던던트 프리 디코더의 회로를 보여주는 회로도;
도 4는 본 발명의 바람직한 실시예에 따른 리던던트 프리 디코더의 구성을 보여주는 블럭도;
도 5는 도 4의 리던던트 프리 디코더의 회로를 보여주는 회로도;
도 6은 도 4의 리던던트 프리 디코더의 어드레스 정보 입력부의 퓨즈 코딩을 보여주는 도표;
*도면의 주요 부분에 대한 부호 설명
40:리던던트 프리 디코더 블록42:프리챠지부
44:결함 어드레스 입력부46:출력부
48:제어부50:어드레스 정보 입력부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 메모리 셀들이 연결된 복수개의 서브 비트 라인쌍 및 외부로부터 선택 신호가 인가되는 선택 신호 라인들에 각 게이트가 연결된 복수개의 전달 트랜지스터들을 통해 상기 복수개의 서브 비트 라인쌍에 연결되는 메인 비트 라인으로 이루어진 복수개의 메모리 셀 블럭들과, 상기 각 메모리 셀 블럭의 메인 비트 라인 중 어느 하나를 비트 라인과 선택적으로 연결하기 위한 복수개의 선택 신호들을 출력하는 복수개의 컬럼 디코더을 가지는 메인 컬럼 디코더 블럭과, 상기 복수개의 서브 비트 라인들에 각각 연결된 복수개의 메모리 셀들 중 어느 하나 또는 그 이상의 메모리 셀에 결함이 생길 경우 이를 리페어하기 위해 상기 복수개의 메모리 셀 블럭들과 동일한 구성을 가지는 복수개의 리던던트 메모리 셀 블럭들과, 상기 결함이 발생한 메모리 셀이 포함된 메모리 셀 블럭에 대응되는 리던던트 메모리 셀 블럭을 선택하기 위해 상기 복수개의 리던던트 메모리 셀 블럭들에 대응되는 복수개의 리던던트 프리 디코더로 이루어진 리던던트 프리 디코더 블럭을 구비한 반도체 메모리 장치에 있어서, 상기 각 리던던트 프리 디코더는, 전원 전압이나 접지 전압으로 챠지되는 도전 경로와; 상기 메모리 셀 블럭의 메모리 셀에 결함이 생길 경우, 외부로부터 인가되는 제어 신호에 응답하여 상기 도전 경로를 소정의 전압 레벨로 챠지하기 위한 프리 챠지부와; 상기 메모리 셀 블럭의 메모리 셀에 결함이 없을 경우 상기 도전 경로를 제 2 전원 단자에 연결하며, 상기 메모리 셀에 결함이 생길 경우 이에 해당하는 결함 어드레스들을 입력 받아, 상기 도전 경로에 연결된 제 2 전원 단자를 차단하는 결함 어드레스 입력부와; 상기 복수개의 리던던트 프리 디코더에 대응되는 복수개의 도전 경로에 챠지된 신호를 입력 받아, 상기 메인 컬럼 디코더로부터 출력되는 복수개의 선택 신호들을 차단하기 위한 제어 신호를 출력하는 제어부와; 상기 도전 경로에 챠지된 신호를 입력 받아, 상기 결함 메모리 셀에 대응되는 리던던트 메모리 셀 블럭을 선택하기 위한 선택 신호를 출력하는 출력부와; 상기 복수개의 메모리 셀 블럭 중 결함이 생긴 메모리 셀에 연결된 하나 또는 그 이상의 서브 비트 라인에 대응되는 리던던트 서브 비트 라인을 소정의 퓨즈 디코딩에 의해 선택하고, 상기 결함 메모리 셀을 리던던트 메모리 셀로 대치하기 위한 어드레스 정보들을 입력받는 어드레스 정보 입력부를 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 어드레스 정보 입력부는, 상기 결함 메모리 셀에 연결된 서브 비트 라인에 대응되는 리던던트 서브 비트 라인을 개별적으로 선택하기 위해 상기 도전 경로에 일단자가 연결되며 상기 어드레스 입력 수단에 타단자가 연결되어 소정의 퓨즈 코딩 방법에 따라 선택적으로 커팅되는 복수개의 퓨즈들과; 상기 리던던트 메모리 셀 블럭의 리던던트 메인 비트 라인에 연결된 복수개의 리던던트 서브 비트 라인을 선택하기 위한 최소 비트에 대응되는 제어 신호들을 입력 받는 어드레스 입력 수단으로 구비되는 것을 특징으로 한다.
이 장치의 바람직한 실시예에 있어서, 상기 어드레스 입력 수단은, 외부로부터 제어 신호가 인가되는 제어 단자에 게이트가 연결되며 상기 복수개의 퓨즈들 중 퓨즈 Fi의 타단자와 제 2 전원 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터와; 상기 제어 신호를 입력 받아, 위상이 반전된 신호를 출력하는 인버터와; 상기 인버터의 출력단에 게이트가 연결되며 상기 퓨즈 FiB의 타단자와 상기 제 2 전원 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터와; 외부로부터 제어 신호가 인가되는 제어 단자에 게이트가 연결되며 상기 퓨즈 Fj의 타단자와 상기 제 2 전원 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터와; 상기 제어 신호를 입력 받아, 위상이 반전된 신호를 출력하는 인버터와; 상기 인버터의 출력단에 게이트가 연결되며 상기 퓨즈 FjB의 타단자와 상기 제 2 전원 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터로 구비되는 것을 특징으로 한다.
이와같은 장치에 의해서, 리던던시 효율을 향상시키고 결함이 발생된 하나의 서브 비트 라인의 메모리 셀만을 선택적으로 리페어 할 수 있는 반도체 메모리 장치를 구현할 수 있다.
이하 도 4 내지 도 6에 도시된 참조도면에 의거하여 본 발명에 따른 반도체 메모리 장치에 대해서 상세히 설명한다. 본 발명의 신규한 반도체 메모리 장치의 각 리던던트 프리 디코더(40)는, 도 5를 참조하면, 전원 전압(Vcc)이나 접지 전압(Vss)으로 챠지되는 도전 경로(L1)와, 상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 생길 경우, 외부로부터 인가되는 제어 신호(CSB)에 응답하여 상기 도전 경로(L1)를 소정의 전압 레벨로 챠지하기 위한 프리 챠지부(42)와, 상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 없을 경우 상기 도전 경로(L1)를 제 2 전원 단자(2)에 연결하며, 상기 메모리 셀(MC)에 결함이 생길 경우 이에 해당하는 결함 어드레스들(CAi0 - CAi3, CABi0 - CABi3)을 입력 받아, 상기 도전 경로(L1)에 연결된 제 2 전원 단자(2)를 차단하는 결함 어드레스 입력부(44)와, 상기 복수개의 리던던트 프리 디코더(40)에 대응되는 복수개의 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 메인 컬럼 디코더(30)로부터 출력되는 복수개의 선택 신호들(YB0 - YBn)을 차단하기 위한 제어 신호(RRDT)를 출력하는 제어부(48)와, 상기 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 결함 메모리 셀(MC)에 대응되는 리던던트 메모리 셀 블럭(20)을 선택하기 위한 선택 신호(RYBn)를 출력하는 출력부(46)와, 상기 복수개의 메모리 셀 블럭(10) 중 결함이 생긴 메모리 셀(MC)에 연결된 하나 또는 그 이상의 서브 비트 라인(SBL)에 대응되는 리던던트 서브 비트 라인(RSBL)을 소정의 퓨즈 디코딩에 의해 선택하고, 상기 결함 메모리 셀(MC)을 리던던트 메모리 셀(RMC)로 대치하기 위한 어드레스 정보들(RDi, RDBi)을 입력 받는 어드레스 정보 입력부(50)로 이루어졌다.
이러한 장치에 의하면, 메모리 셀(MC)에 결함이 발생할 경우 상기 결함 메모리 셀(MC)을 리던던트 메모리 셀(RMC)로 리페어할 경우 종래와 같이 결함 메모리 셀(MC)에 연결된 서브 비트 라인(SBL)과 노멀 메모리 셀이 연결된 서브 비트 라인 전체를 리페어하지 않고 단지 결함이 생긴 메모리 셀에 대응되는 리던던트 서브 비트 라인(RSBL)만 선택적으로 리페어할 수 있다. 따라서, 메모리 셀 블럭(10) 전체가 리던던트 메모리 셀 블럭(20)으로 리페어되는 것을 방지할 수 있을 뿐아니라 리던던시 효율을 높일 수 있다.
도 4 내지 도 6에 있어서, 도 1 내지 도 3에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조 번호를 병기한다.
도 4에는 본 발명의 바람직한 실시예에 따른 리던던트 프리 디코더의 구성을 보여주는 블럭도가 도시되어 있다.
도 4를 참조하면, 프리 챠지부(42)는 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 생길 경우, 외부로부터 인가되는 제어 신호(CSB)에 응답하여 도전 경로(L1)를 소정의 전압 레벨로 챠지한다. 결함 어드레스 입력부(44)는 상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 없을 경우 상기 도전 경로(L1)를 제 2 전원 단자(2)에 연결하며, 상기 메모리 셀(MC)에 결함이 생길 경우 이에 해당하는 결함 어드레스들(CAi0 - CAi3, CABi0 - CABi3)을 입력 받아, 상기 도전 경로(L1)에 연결된 제 2 전원 단자(2)를 차단한다. 그리고, 제어부(48)는 상기 복수개의 리던던트 프리 디코더(40)에 대응되는 복수개의 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 메인 컬럼 디코더(30)로부터 출력되는 복수개의 선택 신호들(YB0 - YBn)을 차단하기 위한 제어 신호(RRDT)를 출력한다. 출력부(46)는 상기 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 결함 메모리 셀(MC)에 대응되는 리던던트 메모리 셀 블럭(20)을 선택하기 위한 선택 신호(RYBn)를 출력한다. 어드레스 정보 입력부(50)는 상기 복수개의 메모리 셀 블럭(10) 중 결함이 생긴 메모리 셀(MC)에 연결된 하나 또는 그 이상의 서브 비트 라인(SBL)에 대응되는 리던던트 서브 비트 라인(RSBL)을 소정의 퓨즈 디코딩에 의해 선택하고, 상기 결함 메모리 셀(MC)을 리던던트 메모리 셀(RMC)로 대치하기 위한 어드레스 정보들(RDi, RDBi)을 입력 받는다.
도 5에는 본 발명의 바람직한 실시예에 따른 리던던트 프리 디코더의 회로를 보여주는 회로도가 도시되어 있다.
도 5에 도시된 리던던트 프리 디코더의 결함 어드레스 저장 회로에 있어서, 리던던트 프리 디코더는 전원 전압(Vcc)이 인가되는 제 1 전원 단자(1)와 접지 전압(Vss)이 인가되는 제 2 전원 단자(2)를 구비하고 있다. 그리고, 프리 챠지부(42)는 상기 제 1 전원 단자(1)와 제 1 접속점(N1) 사이에 연결된 제 1퓨즈(F1)와, 상기 제 1 접속점(N1)과 상기 제 2 전원 단자(2) 사이에 연결된 저항(R1)과, 상기 제 1 접속점(N1)에 게이트가 연결되며 상기 제 1 전원 단자(1)와 제 2 접속점(N2) 사이에 소오스-드레인 채널이 연결된 제 1 MOS 트랜지스터(Q1)와, 상기 제 1 접속점(N1)에 챠지된 신호의 위상을 반전하여 출력하는 인버터(I1)와, 상기 인버터(I1)의 출력단에 게이트가 연결되며 상기 제 1 접속점(N1)과 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 제 2 MOS 트랜지스터(Q2)와, 상기 제 2 접속점(N2)과 상기 제 2 전원 단자(2) 사이에 직렬로 소오스-드레인 채널이 연결되고 외부로부터 인가되는 제어 신호(CSB)에 각각 게이트가 연결되어 있되; 상기 소오스-드레인 채널 사이에 도전 경로(L1)가 연결된 제 3 및 제 4 MOS 트랜지스터(Q3, Q4)로 이루어졌다.
그리고, 결함 어드레스 입력부(44)는 상기 도전 경로(L1)에 일단자가 연결된 복수개의 제 1 퓨즈군(F2, F4, F6, F8)과, 상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 발생하면 이에 해당되는 결함 어드레스(CAi0 - CAi3, CABi0 - CABi3)가 인가되는 각 단자에 각각 게이트가 연결되어 있되, 상기 제 1 퓨즈군(F2, F4, F6, F8)의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 각각 연결되는 복수개의 MOS 트랜지스터들(Q5, Q7, Q9, Q11)과, 그리고 상기 도전 경로(L1)에 일단자가 연결된 복수개의 제 2 퓨즈군(F3, F5, F7, F9)과, 상기 결함 어드레스(CAi0 - CAi3, CABi0 - CABi3)의 위상을 반전시켜 출력하는 복수개의 인버터들(I2, I3, I4, I5)과, 상기 복수개의 인버터들(I2, I3, I4, I5)의 각 출력단에 게이트가 연결되며 상기 제 2 퓨즈군(F3, F5, F7, F9)의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 각각 연결된 복수개의 MOS 트랜지스터들(Q6, Q8, Q10, Q12)로 이루어졌다.
그리고, 도 1에 도시된 리던던트 메모리 셀 블럭들 중 어느 하나를 선택하기 위한 신호를 출력하는 출력부(46)는, 상기 도전 경로(L1)에 챠지된 신호를 입력 받아 복수개의 인버터(I6, I7, I8)를 통해 출력된 신호와 제 3 접속점(N3)에 각각 입력 단자가 연결된 노어 게이트(G1)로 이루어졌다. 제어부(48)는 상기 복수개의 리던던트 프리 디코더(40)에 대응되는 복수개의 도전 경로(L1)에 챠지된 신호의 위상이 반전된 신호들을 입력 받아, 이에 응답하여 상기 메인 컬럼 디코더(30)로부터 출력되는 복수개의 선택 신호들(YB0 - YBn)을 차단하기 위한 제어 신호(RRDT)를 출력하는 낸드 게이트(G2)로 이루어졌다. 그리고, 어드레스 정보 입력부(50)는 상기 도전 경로(L1)에 일단자가 연결되며 상기 어드레스 입력 수단(50b)에 타단자가 연결되어 소정의 퓨즈 코딩 방법에 따라 선택적으로 커팅되는 복수개의 퓨즈들(Fi, FiB, Fj, FjB)과 어드레스 입력 수단(50b)으로 구비되어 있다.
그리고, 상기 어드레스 입력 수단(50b)은, 외부로부터 제어 신호(RDi)가 인가되는 제어 단자(8)에 게이트가 연결되며 상기 복수개의 퓨즈들(Fi, FiB, Fj, FjB) 중 퓨즈 Fi의 타단자와 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q11)와; 상기 제어 신호(RDi)를 입력 받아, 위상이 반전된 신호를 출력하는 인버터(I9)와; 상기 인버터(I9)의 출력단에 게이트가 연결되며 상기 퓨즈 FiB의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q12)와; 외부로부터 제어 신호(RDBi)가 인가되는 제어 단자(9)에 게이트가 연결되며 상기 퓨즈 Fj의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q13)와; 상기 제어 신호(RDBi)를 입력 받아, 위상이 반전된 신호를 출력하는 인버터(I10)와; 상기 인버터(I10)의 출력단에 게이트가 연결되며 상기 퓨즈 FjB의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q14)로 이루어졌다.
또한, 결함 메모리 셀에 연결된 서브 비트 라인을 선택하기 위한 복수개의 퓨즈들(Fi, FiB, FBi, FBiB)을 커팅하는 코딩이 도 6에 도시되어 있다. 도 6에 도시된 코딩 도표에 의해 결함 메모리 셀에 연결된 서브 비트 라인을 개별적으로 선택하여 리페어할 수 있다.
도 4 내지 도 6에 도시된 참조 도면에 의거하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 상세히 설명한다.
도 5에 도시된 리던던트 프리 디코더(40)의 도전 경로(L1)는 메모리 셀에 결함이 발생하지 않은 경우 제 1 및 제 2 퓨즈군(F2, F4, F6, F8, F3, F5, F7, F9)을 통해 로우 레벨을 유지한다. 설명의 편의를 위해, 도 1에 도시된 반도체 메모리 장치의 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 발생하였을 경우, 리던던트 메모리 셀 블럭(20)의 리던던트 메모리 셀(RMC)로 대치하여야 한다고 하자. 이와 같이, 결함 메모리 셀(MC)이 연결된 서브 비트 라인(SBL)에 대응되는 리던던트 서브 비트 라인(RSBL)으로 리페어할 경우, 먼저 도 5에 도시된 프리 챠지부(42)의 제 1 퓨즈(F1)를 외부로부터 소정 신호를 인가하여 커팅(cutting)한다. 상기 제 1 퓨즈(F1)가 커팅되면, 제 1 인버터(I1)를 통해 하이 레벨이 제 2 MOS 트랜지스터(Q2)의 게이트에 인가되어 채널이 도통된다.
그리고, 상기 제 2 MOS 트랜지스터(Q2)를 통해 제 1 MOS 트랜지스터(Q1)의 게이트에 로우 레벨의 제 2 전원 단자(2)가 연결되어 채널이 도통된다. 이때, 외부로부터 인가되는 제어 신호(CSB)가 로우 레벨로 인가되면, 제 3 MOS 트랜지스터(Q3)의 채널이 도통되어 상기 제 1 MOS 트랜지스터(Q1)의 채널을 통해 전달되는 전원 전압(Vcc)이 상기 도전 경로(L1)에 챠지된다. 그리고, 상기 결함 메모리 셀(MC)에 해당하는 결함 어드레스 신호(CAi0 - CAi3, CABi0 - CABi3)를 입력 받는 복수개의 MOS 트랜지스터들(Q5, Q7, Q9, Q11) 및 복수개의 MOS 트랜지스터들(Q6, Q8, Q10, Q12)에 각각 연결된 제 1 및 제 2 퓨즈군(F2, F4, F6, F8, F3, F5, F7, F9) 중 상기 결함 메모리 셀(MC)의 어드레스에 해당되는 퓨즈를 커팅한다.
이후, 결함 어드레스 신호(CAi0 - CAi3, CABi0 - CABi3)가 입력되면, 상기 프리 챠지부(42)에 의해 전원 전압(Vcc)으로 챠지된 도전 경로(L1)는 그대로 전원 전압(Vcc)으로 유지된다. 상기한 일련의 동작에 의해 도 1의 리던던트 프리 디코더로부터 출력되는 선택 신호(RYB0 - RYBn) 중 RYB0가 선택되어 결함 메모리 셀을 리던던트 메모리 셀 블럭으로 대치하게 된다. 그러나, 상기한 바와같은 일련의 동작은 종래의 리던던트 프리 디코더와 동일하지만 어드레스 정보 입력부(50)를 통해 선택적으로 메모리 셀을 리페어할 수 있다. 도 5에 도시된 어드레스 정보 입력부(50)의 복수개의 퓨즈들(Fi, FiB, FBi, FBiB)은 도 6에 도시된 코딩 도표에 따라 커팅된다. 예를 들면, 도 1에 도시된 메모리 셀 블럭(10)의 서브 비트 라인(SBLi1)에 연결된 메모리 셀(MC)에 결함이 발생하였다고 가정하자.
이러한 경우, 도 6에 도시된 도표에 따라 어드레스 정보 입력부(50)의 복수개의 퓨즈들(Fi, FiB, FBi, FBiB) 중 FiB 및 FBiB을 커팅하게 된다. 그리고, 상기 도전 경로(L1)에 챠지된 전원 전압(Vcc)을 유지할 수 있도록 어드레스 입력 수단(50b)의 NMOS 트랜지스터들(Q11, Q13)의 게이트에는 각각 로우 레벨의 제어 신호(RDi, RDBi)가 외부로부터 인가된다. 따라서, 상기 NMOS 트랜지스터들(Q11, Q13)의 채널이 부도통되어 상기 도전 경로(L1)에 챠지된 전원 전압(Vcc)이 그대로 유지된다. 그리고, 상기 도전 경로(L1)에 챠지된 신호를 입력 받는 출력부(46)를 통해 상기 결함 메모리 셀에 대응되는 리던던트 메모리 셀 블럭(20)을 선택하기 위한 신호(RYBn)가 하이 레벨로 출력된다.
그리고, 상기 도전 경로(L1)에 챠지된 신호의 위상이 반전된 복수개의 신호들을 입력 받는 제어부(48)도 상기 출력부(46)와 함께 하이 레벨의 신호를 출력함으로서 도 1에 도시된 메인 컬럼 디코더(30)의 동작을 차단시키게 된다. 이로서, 메모리 셀 블럭(10)을 선택하기 위한 복수개의 선택 신호들(YB0 - YBn)이 차단되어 결함 메모리 셀을 리던던시하는 동안 메모리 셀 블럭은 선택되지 않는다. 상기 어드레스 정보 입력부(50)의 어드레스 입력 수단(50b)에 인가되는 제어 신호들(RDi, RDBi)을 이용하여 외부적인 코딩을 통해 도 1에 도시된 복수개의 전달 트랜지스터들의 각 게이트에 연결된 복수개의 선택 신호 라인들에 인가되어 결함이 발생한 메모리 셀만 리페어할 수 있다.
상술한 바와같이, 메모리 셀에 결함이 발생할 경우 상기 결함 메모리 셀을 리던던트 메모리 셀로 리페어할 경우 종래와 같이 결함 메모리 셀에 연결된 서브 비트 라인과 노멀 메모리 셀이 연결된 서브 비트 라인 전체를 리페어하지 않고 단지 결함이 생긴 메모리 셀에 대응되는 리던던트 서브 비트 라인만 선택적으로 리페어할 수 있다. 따라서, 메모리 셀 블럭 전체를 리던던트 셀 블럭으로 리페어하는 것을 방지할 수 있을 뿐아니라 리던던시 효율을 높일 수 있다.

Claims (3)

  1. 메모리 셀들(MC)이 연결된 복수개의 서브 비트 라인쌍(SBLi0 - SBLi3, SBLBi0 - SBLBi3) 및 외부로부터 선택 신호가 인가되는 선택 신호 라인들(SLi0 - SLi3, SLBi0 - SLBi3)에 각 게이트가 연결된 복수개의 전달 트랜지스터들(T1, T2, T3, T4, TB1, TB2, TB3, TB4)을 통해 상기 복수개의 서브 비트 라인쌍(SBLi0 - SBLi3, SBLBi0 - SBLBi3)에 연결되는 메인 비트 라인(MBL0)으로 이루어진 복수개의 메모리 셀 블럭들(10)과, 상기 각 메모리 셀 블럭(14)의 메인 비트 라인(MBL0) 중 어느 하나를 비트 라인(B/L)과 선택적으로 연결하기 위한 복수개의 선택 신호들(YB0 - YBn)을 출력하는 복수개의 컬럼 디코더를 가지는 메인 컬럼 디코더 블럭(30)과, 상기 복수개의 서브 비트 라인들(SBLi0 - SBLi3)에 각각 연결된 복수개의 메모리 셀들(MC) 중 어느 하나 또는 그 이상의 메모리 셀(MC)에 결함이 생길 경우 이를 리페어하기 위해 상기 복수개의 메모리 셀 블럭들(10)과 동일한 구성을 가지는 복수개의 리던던트 메모리 셀 블럭들(20)과, 상기 결함이 발생한 메모리 셀(MC)이 포함된 메모리 셀 블럭(10)에 대응되는 리던던트 메모리 셀 블럭(20)을 선택하기 위해 상기 복수개의 리던던트 메모리 셀 블럭들(20)에 대응되는 복수개의 리던던트 프리 디코더(40)로 이루어진 리던던트 프리 디코더 블럭(40)을 구비한 반도체 메모리 장치에 있어서,
    상기 각 리던던트 프리 디코더(40)는,
    전원 전압(Vcc)이나 접지 전압(Vss)으로 챠지되는 도전 경로(L1)와;
    접지 전원(Vss)이 인가되는 제 2 전원 단자(2)와;
    상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 생길 경우, 외부로부터 인가되는 제어 신호(CSB)에 응답하여 상기 도전 경로(L1)를 소정의 전압 레벨로 챠지하기 위한 프리 챠지부(42)와;
    상기 메모리 셀 블럭(10)의 메모리 셀(MC)에 결함이 없을 경우 상기 도전 경로(L1)를 제 2 전원 단자(2)에 연결하며, 상기 메모리 셀(MC)에 결함이 생길 경우 이에 해당하는 결함 어드레스들(CAi0 - CAi3, CABi0 - CABi3)을 입력 받아, 상기 도전 경로(L1)에 연결된 제 2 전원 단자(2)를 차단하는 결함 어드레스 입력부(44)와;
    상기 복수개의 리던던트 프리 디코더(40)에 대응되는 복수개의 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 메인 컬럼 디코더(30)로부터 출력되는 복수개의 선택 신호들(YB0 - YBn)을 차단하기 위한 제어 신호(RRDT)를 출력하는 제어부(48)와;
    상기 도전 경로(L1)에 챠지된 신호를 입력 받아, 상기 결함 메모리 셀(MC)에 대응되는 리던던트 메모리 셀 블럭(20)을 선택하기 위한 선택 신호(RYBn)를 출력하는 출력부(46)와;
    상기 복수개의 메모리 셀 블럭(10) 중 결함이 생긴 메모리 셀(MC)에 연결된 하나 또는 그 이상의 서브 비트 라인(SBL)에 대응되는 리던던트 서브 비트 라인(RSBL)을 소정의 퓨즈 디코딩에 의해 선택하고, 상기 결함 메모리 셀(MC)을 리던던트 메모리 셀(RMC)로 대치하기 위한 어드레스 정보들(RDi, RDBi)을 입력 받는 어드레스 정보 입력부(50)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 어드레스 정보 입력부(50)는, 상기 결함 메모리 셀(MC)에 연결된 서브 비트 라인(SBL)에 대응되는 리던던트 서브 비트 라인(RSBL)을 개별적으로 선택하기 위해 상기 도전 경로(L1)에 일단자가 연결되며 상기 어드레스 입력 수단(50b)에 타단자가 연결되어 소정의 퓨즈 코딩 방법에 따라 선택적으로 커팅되는 복수개의 퓨즈들(Fi, FiB, Fj, FjB)과; 상기 리던던트 메모리 셀 블럭(20)의 리던던트 메인 비트 라인(RMBL0)에 연결된 복수개의 리던던트 서브 비트 라인(RSBLi0 - RSBLi3)을 선택하기 위한 최소 비트에 대응되는 제어 신호들(RDi, RDBi)을 입력 받는 어드레스 입력 수단(50b)으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 어드레스 입력 수단(50b)은, 외부로부터 제어 신호(RDi)가 인가되는 제어 단자(8)에 게이트가 연결되며 상기 복수개의 퓨즈들(Fi, FiB, Fj, FjB) 중 퓨즈 Fi의 타단자와 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q11)와; 상기 제어 신호(RDi)를 입력 받아, 위상이 반전된 신호를 출력하는 인버터(I9)와; 상기 인버터(I9)의 출력단에 게이트가 연결되며, 상기 퓨즈 FiB의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q12)와; 외부로부터 제어 신호(RDBi)가 인가되는 제어 단자(9)에 게이트가 연결되며 상기 퓨즈 Fj의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q13)와; 상기 제어 신호(RDBi)를 입력 받아, 위상이 반전된 신호를 출력하는 인버터(I10)와; 상기 인버터(I10)의 출력단에 게이트가 연결되며 상기 퓨즈 FjB의 타단자와 상기 제 2 전원 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q14)로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
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