JPH06140513A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06140513A JPH06140513A JP29098492A JP29098492A JPH06140513A JP H06140513 A JPH06140513 A JP H06140513A JP 29098492 A JP29098492 A JP 29098492A JP 29098492 A JP29098492 A JP 29098492A JP H06140513 A JPH06140513 A JP H06140513A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- wiring
- logic
- preparatory
- spare
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩチップにおける加工箇所をＬＳＩの論
理ゲートの修正内容に係わらず一定とし、補修作業を容
易にしてその信頼性を向上させ、もって補修作業の歩留
を向上させる。 【構成】 半導体集積回路装置は複数のバイポーラアレ
イからなり、このアレイを構成する基本セル（ＥＣＬゲ
ート）には、入出力端子ＩＮ1〜ＩＮ3，ＯＵＴ以外に、
設計時の論理構成に関与しない予備端子Ｔ４〜Ｔ７、及
び該予備端子に接続された予備トランジスタＴｒ7が形
成されている。この予備端子Ｔ４〜Ｔ７となる電極４〜
７は、半導体チップの最上層に形成された配線層（１
１，１２，１３）に形成された予備電極６まで引出され
ている。この予備電極６の下層には、平坦化を図るため
のダミー配線２２Ｂ，２４Ｂが埋込まれている。上記予
備端子Ｔ４〜Ｔ７をレーザーＣＶＤ等によって形成され
た導電層にて適宜接続することにより、所望の論理修正
が行われる。
理ゲートの修正内容に係わらず一定とし、補修作業を容
易にしてその信頼性を向上させ、もって補修作業の歩留
を向上させる。 【構成】 半導体集積回路装置は複数のバイポーラアレ
イからなり、このアレイを構成する基本セル（ＥＣＬゲ
ート）には、入出力端子ＩＮ1〜ＩＮ3，ＯＵＴ以外に、
設計時の論理構成に関与しない予備端子Ｔ４〜Ｔ７、及
び該予備端子に接続された予備トランジスタＴｒ7が形
成されている。この予備端子Ｔ４〜Ｔ７となる電極４〜
７は、半導体チップの最上層に形成された配線層（１
１，１２，１３）に形成された予備電極６まで引出され
ている。この予備電極６の下層には、平坦化を図るため
のダミー配線２２Ｂ，２４Ｂが埋込まれている。上記予
備端子Ｔ４〜Ｔ７をレーザーＣＶＤ等によって形成され
た導電層にて適宜接続することにより、所望の論理修正
が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術、さらには
論理ＬＳＩ及びその論理変更に適用して有効な技術に関
し、例えば、レーザＣＶＤを用いた加工技術による論理
ＬＳＩの論理修正に利用して有用な技術に関するもので
ある。
論理ＬＳＩ及びその論理変更に適用して有効な技術に関
し、例えば、レーザＣＶＤを用いた加工技術による論理
ＬＳＩの論理修正に利用して有用な技術に関するもので
ある。
【０００２】
【従来の技術】計算機システム、ワークステーション等
に用いられるマイクロプロセッサやゲートアレイ等の論
理ＬＳＩは、その開発時に論理構成の修正（論理修正）
を行うことがしばしばある。論理修正は、論理ゲート間
を接続する信号用配線のパターンを変更することによっ
て行う。しかしながら、論理修正は、配線の一部を変更
すれば十分な場合が多く、然るにこれを配線用マスクパ
ターンの変更から行うのでは、ＬＳＩの開発期間が長期
化する。そこでＬＳＩの余領域に予備配線や予備ゲート
回路を設けておき、必要に応じてこの予備配線や予備ゲ
ート回路を使用して、ＬＳＩ上の配線を切断・接続し、
もって論理修正を行うようにした技術が、例えば特開昭
６２−２２９９５６号公報にて公知である。この際行わ
れる予備ゲート回路と配線間の接続の修復には、集束イ
オンビーム（Focused Ion Beam:FIB）とレーザＣＶＤと
を組合せた技術が利用される。これは、ＬＳＩチップ上
に形成された集積回路の保護膜（絶縁膜）を集束イオン
ビームでエッチングして所望の箇所の配線を露出させ、
露出した配線をさらに集束イオンビームで切断した後、
レーザＣＶＤを用いて所定の予備配線と論理ゲートとの
間にモリブデン（Ｍｏ）やタングステン（Ｗ）などから
なる導電パターン（配線層）を選択的にデポジションす
るものである。
に用いられるマイクロプロセッサやゲートアレイ等の論
理ＬＳＩは、その開発時に論理構成の修正（論理修正）
を行うことがしばしばある。論理修正は、論理ゲート間
を接続する信号用配線のパターンを変更することによっ
て行う。しかしながら、論理修正は、配線の一部を変更
すれば十分な場合が多く、然るにこれを配線用マスクパ
ターンの変更から行うのでは、ＬＳＩの開発期間が長期
化する。そこでＬＳＩの余領域に予備配線や予備ゲート
回路を設けておき、必要に応じてこの予備配線や予備ゲ
ート回路を使用して、ＬＳＩ上の配線を切断・接続し、
もって論理修正を行うようにした技術が、例えば特開昭
６２−２２９９５６号公報にて公知である。この際行わ
れる予備ゲート回路と配線間の接続の修復には、集束イ
オンビーム（Focused Ion Beam:FIB）とレーザＣＶＤと
を組合せた技術が利用される。これは、ＬＳＩチップ上
に形成された集積回路の保護膜（絶縁膜）を集束イオン
ビームでエッチングして所望の箇所の配線を露出させ、
露出した配線をさらに集束イオンビームで切断した後、
レーザＣＶＤを用いて所定の予備配線と論理ゲートとの
間にモリブデン（Ｍｏ）やタングステン（Ｗ）などから
なる導電パターン（配線層）を選択的にデポジションす
るものである。
【０００３】更に上記手法による補修配線を容易にする
ため、論理ゲ−ト間に所定形状の予備配線を形成してお
き、この予備配線を用いて接続の修復を行なう手法が公
知である（例えば、特開昭６２−２９８１３４号公
報）。この技術では、下層側に形成された予備配線と上
層側の予備配線との接続が容易に行われるように、上層
側の予備配線と同一の層に導電層を形成しておき、これ
に下層側予備配線をつなげておいて、実際に、上層側と
下層側を導電接続させる際にこの導電層を上層側予備配
線に導電接続させている。このようにして上層側と下層
側の配線の段差を解消して（例えばスルーホールを浅く
することができる）、補修時の歩留り向上を図ってい
る。又、半導体装置のＬＳＩチップの補修を容易にして
歩留りをあげる他の手法として、補修が行われる可能性
の高い信号群のみを設計段階で予め上層側に引上げてお
く多層配線構造が公知である（例えば、特開平２−２２
８７７０号公報）。
ため、論理ゲ−ト間に所定形状の予備配線を形成してお
き、この予備配線を用いて接続の修復を行なう手法が公
知である（例えば、特開昭６２−２９８１３４号公
報）。この技術では、下層側に形成された予備配線と上
層側の予備配線との接続が容易に行われるように、上層
側の予備配線と同一の層に導電層を形成しておき、これ
に下層側予備配線をつなげておいて、実際に、上層側と
下層側を導電接続させる際にこの導電層を上層側予備配
線に導電接続させている。このようにして上層側と下層
側の配線の段差を解消して（例えばスルーホールを浅く
することができる）、補修時の歩留り向上を図ってい
る。又、半導体装置のＬＳＩチップの補修を容易にして
歩留りをあげる他の手法として、補修が行われる可能性
の高い信号群のみを設計段階で予め上層側に引上げてお
く多層配線構造が公知である（例えば、特開平２−２２
８７７０号公報）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。即ち、実際に修復が必要とな
る箇所は、その修復内容によって異なりこれを予見する
ことができないため、特に、多層配線構造の半導体集積
回路装置や、上層側に幅広の電源供給用配線が形成され
た半導体集積回路装置においては、上層側の配線に覆い
隠された箇所の配線ポイントを補修しなければならない
場合が生じる。しかして、この箇所での修復加工は困難
であり、これが補修作業の歩留りの低下につながってい
た。本発明はかかる事情に鑑みてなされたもので、ＬＳ
Ｉチップにおける加工箇所をＬＳＩの論理ゲートの修正
内容に係わらず一定とし、補修作業を容易にしてその信
頼性を向上させ、もって補修作業の歩留を向上させるこ
とができる半導体集積回路装置及びその修正方法を提供
することを主たる目的とする。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。即ち、実際に修復が必要とな
る箇所は、その修復内容によって異なりこれを予見する
ことができないため、特に、多層配線構造の半導体集積
回路装置や、上層側に幅広の電源供給用配線が形成され
た半導体集積回路装置においては、上層側の配線に覆い
隠された箇所の配線ポイントを補修しなければならない
場合が生じる。しかして、この箇所での修復加工は困難
であり、これが補修作業の歩留りの低下につながってい
た。本発明はかかる事情に鑑みてなされたもので、ＬＳ
Ｉチップにおける加工箇所をＬＳＩの論理ゲートの修正
内容に係わらず一定とし、補修作業を容易にしてその信
頼性を向上させ、もって補修作業の歩留を向上させるこ
とができる半導体集積回路装置及びその修正方法を提供
することを主たる目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決すべく本
発明では、複数の論理ゲート回路からなる半導体集積回
路装置において、設計時の論理構成に寄与しない予備端
子を論理ゲート回路に設けると共に、これにつながる引
出し電極を、半導体集積回路装置の最上層の配線に覆い
隠されない位置まで引き上げるようにした。
発明では、複数の論理ゲート回路からなる半導体集積回
路装置において、設計時の論理構成に寄与しない予備端
子を論理ゲート回路に設けると共に、これにつながる引
出し電極を、半導体集積回路装置の最上層の配線に覆い
隠されない位置まで引き上げるようにした。
【０００６】
【作用】上記予備端子につながる電極を他の電極等に新
たに導電接続するだけで、当該論理ゲート回路の論理を
変更され得るようにしておけば、補修すべき箇所とは関
係なく、実際に補修される箇所を上記電極に変更するこ
とができる。更にこの電極を、設計段階でＬＳＩの最上
層の配線に覆い隠されない場所まで引き上げておくこと
により、その補修作業が容易となる。
たに導電接続するだけで、当該論理ゲート回路の論理を
変更され得るようにしておけば、補修すべき箇所とは関
係なく、実際に補修される箇所を上記電極に変更するこ
とができる。更にこの電極を、設計段階でＬＳＩの最上
層の配線に覆い隠されない場所まで引き上げておくこと
により、その補修作業が容易となる。
【０００７】
【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図１は、本実施例のバイポーラゲー
トアレイを構成する基本セル（ＥＣＬゲート）の回路図
である。このＥＣＬ回路は、３入力のオア論理回路に、
１つの予備トランジスタＴｒ7と４つの補助的な端子
（予備端子）を設けた構成となっている。即ち、３つの
入力端子ＩＮ１，ＩＮ２，ＩＮ３は、３つのｎｐｎ入力
トランジスタＴｒ1〜Ｔｒ3の夫々のゲートに接続され、
該トランジスタＴｒ1〜Ｔｒ3のコレクタは、コレクタ抵
抗Ｒ1を介して定電圧電源ＶCCに接続されている。一
方、トランジスタＴｒ1〜Ｔｒ3と並列に参照用トランジ
スタＴｒ4が接続され、これらの共通エミッタ端子に
は、定電流用トランジスタＴｒ5，エミッタ抵抗Ｒ2を介
して基準電圧電源-ＶEEが接続されている。又、トラン
ジスタＴｒ4のコレクタ端子には、エミッタフォロワ・
トランジスタＴｒ6のベース端子が接続され、このエミ
ッタフォロワ・トランジスタＴｒ6のエミッタに回路の
出力端子ＯＵＴが接続されている。このトランジスタＴ
ｒ6のエミッタ端子には抵抗Ｒ４を介して定電圧ＶTTに
接続されており、トランジスタＴｒ4がオンされたとき
にトランジスタＴｒ6がオフされてその出力端子ＯＵＴ
がロウレベルとなり、反対にトランジスタＴｒ4がオフ
されたときにトランジスタＴｒ6はオンされてその出力
ＯＵＴがハイレベルとなる。従って図１に示す回路構成
では、入力端子ＩＮ1〜ＩＮ3の何れか１つにハイレベル
の信号が入力されたときに、トランジスタＴｒ4がオフ
され出力端子ＯＵＴがハイレベルとなり、反対に入力端
子ＩＮ1〜ＩＮ3の全てがロウレベルのときに、トランジ
スタＴｒ4がオンされて出力端子ＯＵＴがロウレベルと
なる。
て詳細に説明する。図１は、本実施例のバイポーラゲー
トアレイを構成する基本セル（ＥＣＬゲート）の回路図
である。このＥＣＬ回路は、３入力のオア論理回路に、
１つの予備トランジスタＴｒ7と４つの補助的な端子
（予備端子）を設けた構成となっている。即ち、３つの
入力端子ＩＮ１，ＩＮ２，ＩＮ３は、３つのｎｐｎ入力
トランジスタＴｒ1〜Ｔｒ3の夫々のゲートに接続され、
該トランジスタＴｒ1〜Ｔｒ3のコレクタは、コレクタ抵
抗Ｒ1を介して定電圧電源ＶCCに接続されている。一
方、トランジスタＴｒ1〜Ｔｒ3と並列に参照用トランジ
スタＴｒ4が接続され、これらの共通エミッタ端子に
は、定電流用トランジスタＴｒ5，エミッタ抵抗Ｒ2を介
して基準電圧電源-ＶEEが接続されている。又、トラン
ジスタＴｒ4のコレクタ端子には、エミッタフォロワ・
トランジスタＴｒ6のベース端子が接続され、このエミ
ッタフォロワ・トランジスタＴｒ6のエミッタに回路の
出力端子ＯＵＴが接続されている。このトランジスタＴ
ｒ6のエミッタ端子には抵抗Ｒ４を介して定電圧ＶTTに
接続されており、トランジスタＴｒ4がオンされたとき
にトランジスタＴｒ6がオフされてその出力端子ＯＵＴ
がロウレベルとなり、反対にトランジスタＴｒ4がオフ
されたときにトランジスタＴｒ6はオンされてその出力
ＯＵＴがハイレベルとなる。従って図１に示す回路構成
では、入力端子ＩＮ1〜ＩＮ3の何れか１つにハイレベル
の信号が入力されたときに、トランジスタＴｒ4がオフ
され出力端子ＯＵＴがハイレベルとなり、反対に入力端
子ＩＮ1〜ＩＮ3の全てがロウレベルのときに、トランジ
スタＴｒ4がオンされて出力端子ＯＵＴがロウレベルと
なる。
【０００８】このような基本動作を行なう当該ＥＣＬ回
路には、予備端子Ｔ４〜Ｔ７が設けられている。このう
ち予備端子Ｔ４はトランジスタＴｒ1〜Ｔｒ3のコレクタ
より引き出され、予備端子Ｔ６はトランジスタＴｒ6の
ベースより引き出されている。又、トランジスタＴｒ5
のコレクタには、予備的に設けられたトランジスタＴｒ
7のエミッタが接続され、当該コレクタより予備端子Ｔ
５が引き出され、当該ベースより予備端子Ｔ７が引き出
されている。
路には、予備端子Ｔ４〜Ｔ７が設けられている。このう
ち予備端子Ｔ４はトランジスタＴｒ1〜Ｔｒ3のコレクタ
より引き出され、予備端子Ｔ６はトランジスタＴｒ6の
ベースより引き出されている。又、トランジスタＴｒ5
のコレクタには、予備的に設けられたトランジスタＴｒ
7のエミッタが接続され、当該コレクタより予備端子Ｔ
５が引き出され、当該ベースより予備端子Ｔ７が引き出
されている。
【０００９】図２は、上記構成のＥＬＣ回路が形成され
た半導体集積回路装置の最上層の配線層の形状を示す平
面図、図３は図２のIII−III線に沿った断面図である。
これらの図に示すように、上記予備端子Ｔ４〜Ｔ７に導
電接続される電極４〜７は、定電圧供給用の電源配線１
１，１２，１３と同一の配線層に設けられている。この
ように予備端子Ｔ４〜Ｔ７を最上層まで引き上げるに当
たって、図３に示すような配線構造が取られている。例
えば、当該基本セルが形成された半導体基板１の拡散層
（例えばＴｒ4のコレクタ領域）１Ａと、最上層に形成
された電極６を導電接続させるのであれば、拡散層１Ａ
を、その上に形成された埋込電極２１を介して第１層目
の配線層からなる導電層２２Ａに導電接続させ、次いで
埋込電極２３を介して第２層目の配線層からなる導電層
２４Ａ、埋込電極２５を介して第３層目の配線層からな
る導電層２６Ａ、埋込電極２７を介して引出し電極（予
備端子Ｔ６に相当）１６と云う具合いに順次接続させれ
ばよい。上記多層配線構造を形成するに当たっては、特
に制限されるものでないが導電層２２Ａ，２４Ａを形成
する際に、上記電極６の下方に、夫々ダミーの電極２２
Ｂ，２４Ｂが形成される。このようにダミー電極を形成
しておくことによって、当該電極６が形成される最上層
の配線の平坦性が高められ、段差がなくなった分補修作
業の歩留りが向上する。尚、図３中、２はアイソレーシ
ョン用の酸化膜、３は層間絶縁膜、８はパッシベーショ
ン膜を示す。又、図１，２に示す他の予備端子Ｔ４，Ｔ
５，Ｔ７に関しても、上記と同様に、導電層と埋込電極
を介して、その引出し電極４（Ｔ４に相当），５（Ｔ５
に相当），７（Ｔ７に相当）が最上層まで引き上げられ
ている。そして、実際に論理修正を行なう場合には、こ
れら最上層の配線層に設けられた電極のうち補修に用い
られる電極の上に形成されたパッシベーション膜８に例
えば集束イオンビームによるエッチングでコンタクトホ
ール（図３の破線６ａで示す）を開口し、このコンタク
トホールから露出した電極に、レーザビームにより形成
された導電パターンを接続させて、他の電極、或は所定
の定電圧用の配線又は他の論理回路の入・出力端子とを
接続させる。
た半導体集積回路装置の最上層の配線層の形状を示す平
面図、図３は図２のIII−III線に沿った断面図である。
これらの図に示すように、上記予備端子Ｔ４〜Ｔ７に導
電接続される電極４〜７は、定電圧供給用の電源配線１
１，１２，１３と同一の配線層に設けられている。この
ように予備端子Ｔ４〜Ｔ７を最上層まで引き上げるに当
たって、図３に示すような配線構造が取られている。例
えば、当該基本セルが形成された半導体基板１の拡散層
（例えばＴｒ4のコレクタ領域）１Ａと、最上層に形成
された電極６を導電接続させるのであれば、拡散層１Ａ
を、その上に形成された埋込電極２１を介して第１層目
の配線層からなる導電層２２Ａに導電接続させ、次いで
埋込電極２３を介して第２層目の配線層からなる導電層
２４Ａ、埋込電極２５を介して第３層目の配線層からな
る導電層２６Ａ、埋込電極２７を介して引出し電極（予
備端子Ｔ６に相当）１６と云う具合いに順次接続させれ
ばよい。上記多層配線構造を形成するに当たっては、特
に制限されるものでないが導電層２２Ａ，２４Ａを形成
する際に、上記電極６の下方に、夫々ダミーの電極２２
Ｂ，２４Ｂが形成される。このようにダミー電極を形成
しておくことによって、当該電極６が形成される最上層
の配線の平坦性が高められ、段差がなくなった分補修作
業の歩留りが向上する。尚、図３中、２はアイソレーシ
ョン用の酸化膜、３は層間絶縁膜、８はパッシベーショ
ン膜を示す。又、図１，２に示す他の予備端子Ｔ４，Ｔ
５，Ｔ７に関しても、上記と同様に、導電層と埋込電極
を介して、その引出し電極４（Ｔ４に相当），５（Ｔ５
に相当），７（Ｔ７に相当）が最上層まで引き上げられ
ている。そして、実際に論理修正を行なう場合には、こ
れら最上層の配線層に設けられた電極のうち補修に用い
られる電極の上に形成されたパッシベーション膜８に例
えば集束イオンビームによるエッチングでコンタクトホ
ール（図３の破線６ａで示す）を開口し、このコンタク
トホールから露出した電極に、レーザビームにより形成
された導電パターンを接続させて、他の電極、或は所定
の定電圧用の配線又は他の論理回路の入・出力端子とを
接続させる。
【００１０】図４は、図５に示す特定の論理ゲート回路
３１とその出力側に接続された他の論理ゲート回路３２
との接続を断つ際に行われる補修作業の具体的な手法を
説明するための平面図である。このように２つの論理ゲ
ート回路３１，３２の接続を断つ場合には、引出し電極
５と引出し電極６上にコンタクトホールを設け、露出し
た電極５と電極６とをレーザーＣＶＤによる導電層１８
ａにて導電接続させる。更に、引出し電極７上にコンタ
クトホールを設け、ここから露出した電極７と定電圧電
源用の配線（Ｖcc）１２とをレーザーＣＶＤによる導電
層１８ｂにて導電接続させる。これにより、図１に示し
た予備端子Ｔ５と端子Ｔ６とが接続され、予備端子Ｔ７
にハイレベルの電圧が供給されることとなって、トラン
ジスタＴｒ6が、他の入力端子ＩＮ1〜ＩＮ3の入力状態
に拘らず常にオフされ、当該論理ゲート回路３１の出力
レベルがロウレベルに固定される。この結果、論理ゲー
ト回路３１と３２との接続関係が実質的に断たれる。こ
のような複雑な処理をするのは、単に接続配線を切断す
ると、論理ゲート３２の入力端子がフローティング状態
となって回路が誤動作するおそれがあるためである。
３１とその出力側に接続された他の論理ゲート回路３２
との接続を断つ際に行われる補修作業の具体的な手法を
説明するための平面図である。このように２つの論理ゲ
ート回路３１，３２の接続を断つ場合には、引出し電極
５と引出し電極６上にコンタクトホールを設け、露出し
た電極５と電極６とをレーザーＣＶＤによる導電層１８
ａにて導電接続させる。更に、引出し電極７上にコンタ
クトホールを設け、ここから露出した電極７と定電圧電
源用の配線（Ｖcc）１２とをレーザーＣＶＤによる導電
層１８ｂにて導電接続させる。これにより、図１に示し
た予備端子Ｔ５と端子Ｔ６とが接続され、予備端子Ｔ７
にハイレベルの電圧が供給されることとなって、トラン
ジスタＴｒ6が、他の入力端子ＩＮ1〜ＩＮ3の入力状態
に拘らず常にオフされ、当該論理ゲート回路３１の出力
レベルがロウレベルに固定される。この結果、論理ゲー
ト回路３１と３２との接続関係が実質的に断たれる。こ
のような複雑な処理をするのは、単に接続配線を切断す
ると、論理ゲート３２の入力端子がフローティング状態
となって回路が誤動作するおそれがあるためである。
【００１１】図６は、図７に示す特定の論理ゲート回路
３４と、その入力側に接続された論理ゲート回路３３と
の間に、他の論理ゲート３５を挿入する際に行われる補
修作業の手法を説明するための平面図である。このよう
に２つの論理ゲート回路３３，３４の間に他の論理ゲー
ト回路３５を挿入する場合には、図６に示すように特定
の論理ゲート回路３４の引出し電極４と引出し電極５上
にコンタクトホールを形成し、ここから露出した電極４
と電極５とをレーザーＣＶＤによる導電層１９ａにて導
電接続させ、一方、引出し電極７をその上に形成された
コンタクトホールより露出させ、該電極７を新たに挿入
される論理ゲート回路３５の入力（あるいは出力）用配
線層３５ａに接続させればよい。この場合にもレーザー
ＣＶＤによる導電層１９ｂが用いられる。このような補
修を行うことにより、図１に示した構造を採る論理回路
の予備端子Ｔ４，Ｔ５が互いに導電接続されて、予備端
子Ｔ７が４番目の入力端子として機能し、この状態で、
予備端子Ｔ７に論理ゲート回路３５の出力端子が接続さ
れれば、図７に示す接続関係が得られる。
３４と、その入力側に接続された論理ゲート回路３３と
の間に、他の論理ゲート３５を挿入する際に行われる補
修作業の手法を説明するための平面図である。このよう
に２つの論理ゲート回路３３，３４の間に他の論理ゲー
ト回路３５を挿入する場合には、図６に示すように特定
の論理ゲート回路３４の引出し電極４と引出し電極５上
にコンタクトホールを形成し、ここから露出した電極４
と電極５とをレーザーＣＶＤによる導電層１９ａにて導
電接続させ、一方、引出し電極７をその上に形成された
コンタクトホールより露出させ、該電極７を新たに挿入
される論理ゲート回路３５の入力（あるいは出力）用配
線層３５ａに接続させればよい。この場合にもレーザー
ＣＶＤによる導電層１９ｂが用いられる。このような補
修を行うことにより、図１に示した構造を採る論理回路
の予備端子Ｔ４，Ｔ５が互いに導電接続されて、予備端
子Ｔ７が４番目の入力端子として機能し、この状態で、
予備端子Ｔ７に論理ゲート回路３５の出力端子が接続さ
れれば、図７に示す接続関係が得られる。
【００１２】以上説明したように、本実施例の半導体集
積回路によれば、予備端子Ｔ４〜Ｔ７を互いに接続した
り、或は他の論理回路の出力端子（又は定電圧電源）に
接続させることによって、論理ゲート回路間の論理修正
を行うことができる。又、上記予備端子は、修正内容に
拘らず一定の場所に設けることができるため、これを引
き出す電極を、通常最上層に設けられる定電圧電源用の
配線にて覆われない位置に予め設けておくことによっ
て、その修復作業が容易となって、修復作業の歩留りが
向上する。
積回路によれば、予備端子Ｔ４〜Ｔ７を互いに接続した
り、或は他の論理回路の出力端子（又は定電圧電源）に
接続させることによって、論理ゲート回路間の論理修正
を行うことができる。又、上記予備端子は、修正内容に
拘らず一定の場所に設けることができるため、これを引
き出す電極を、通常最上層に設けられる定電圧電源用の
配線にて覆われない位置に予め設けておくことによっ
て、その修復作業が容易となって、修復作業の歩留りが
向上する。
【００１３】以上本発明者によってなそれた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
発明が適用されるＥＣＬ回路は図１に示す構成に限るこ
とはなく他の回路構成を採ってもよい。即ち、本実施例
の論理回路では、特定の予備入力回路にハイレベルの信
号を入力することによって、その出力をロウレベルに保
持する例を示したが、一定レベル（ハイ又はロウレベ
ル）の信号を入力することによって、他の入力端子への
入力レベルに拘らずその出力がハイレベル又はロウレベ
ルに保持されるのであれば、如何なる構成の論理ゲート
回路にも本発明は適用可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
発明が適用されるＥＣＬ回路は図１に示す構成に限るこ
とはなく他の回路構成を採ってもよい。即ち、本実施例
の論理回路では、特定の予備入力回路にハイレベルの信
号を入力することによって、その出力をロウレベルに保
持する例を示したが、一定レベル（ハイ又はロウレベ
ル）の信号を入力することによって、他の入力端子への
入力レベルに拘らずその出力がハイレベル又はロウレベ
ルに保持されるのであれば、如何なる構成の論理ゲート
回路にも本発明は適用可能である。
【００１４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるバイポ
ーラ論理ＬＳＩの修復に適用した場合について説明した
が、この発明はそれに限定されるものでなく、全ての論
理ＬＳＩの修復技術一般に利用することができる。
なされた発明をその背景となった利用分野であるバイポ
ーラ論理ＬＳＩの修復に適用した場合について説明した
が、この発明はそれに限定されるものでなく、全ての論
理ＬＳＩの修復技術一般に利用することができる。
【００１５】
【発明の効果】論理修正の内容に拘らず、論理修復箇所
を一定にできるので、該修復に用いられる電極を予め作
業容易な箇所に設けることができ、修復作業の歩留りが
向上する。
を一定にできるので、該修復に用いられる電極を予め作
業容易な箇所に設けることができ、修復作業の歩留りが
向上する。
【図１】本実施例のバイポーラゲートアレイを構成する
基本セル（ＥＣＬゲート）の回路図である。
基本セル（ＥＣＬゲート）の回路図である。
【図２】上記ＥＬＣ回路が形成された半導体集積回路装
置の最上層の配線層の形状を示す平面図である。
置の最上層の配線層の形状を示す平面図である。
【図３】図２のIII−III線に沿った断面図である。
【図４】特定の論理ゲート回路とその出力側に接続され
た他の論理ゲート回路との接続を断つ補修作業の具体的
な手法を説明する平面図である。
た他の論理ゲート回路との接続を断つ補修作業の具体的
な手法を説明する平面図である。
【図５】図４の補修作業が行われる論理ゲート回路の接
続関係を示す回路図である。
続関係を示す回路図である。
【図６】特定の論理ゲート回路とこれ接続された論理ゲ
ート回路との間に、他の論理ゲートを挿入する補修作業
の手法を説明する平面図である。
ート回路との間に、他の論理ゲートを挿入する補修作業
の手法を説明する平面図である。
【図７】図６の補修作業が行われる論理ゲート回路の接
続関係を示す回路図である。
続関係を示す回路図である。
ＩＮ1〜ＩＮ3 入力端子 Ｔ４〜Ｔ７ 予備端子 Ｔｒ7 予備トランジスタ ＯＵＴ 出力端子 １ 半導体基板 ４〜７ 予備端子Ｔ４〜Ｔ７となる引出し電極 １８ａ，１９ａ レーザーＣＶＤによる導電層 ２２Ｂ，２４Ｂ ダミー電極 ３１〜３５ 論理ゲート回路
Claims (3)
- 【請求項１】 複数の論理ゲート回路が形成され、これ
ら論理ゲート回路の入出力端子となる電極を所望の配線
パターンで互いに接続することにより、所望の論理が構
成される半導体集積回路装置において、当該論理ゲート
回路に、設計時の論理構成に関与しない予備端子が形成
され、該予備端子となる電極は、半導体集積回路装置の
最上層に形成された配線層又はその下の配線層からなる
予備電極まで引出されていることを特徴とする半導体集
積回路装置。 - 【請求項２】 上記予備端子につながる電極の下層に
は、平坦化を図るためのダミー配線が埋込まれているこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 上記論理ゲート回路は、設計時の論理構
成に関与しないバイポーラトランジスタを具え、該トラ
ンジスタのベース・コレクタ・エミッタの少なくとも２
つの端子が予備端子となっていることを特徴とする請求
項１又は２に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29098492A JPH06140513A (ja) | 1992-10-29 | 1992-10-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29098492A JPH06140513A (ja) | 1992-10-29 | 1992-10-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140513A true JPH06140513A (ja) | 1994-05-20 |
Family
ID=17762960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29098492A Pending JPH06140513A (ja) | 1992-10-29 | 1992-10-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140513A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390982B1 (ko) * | 1996-11-08 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 전하 축적 방지 장치 |
| JP2014157869A (ja) * | 2013-02-14 | 2014-08-28 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1992
- 1992-10-29 JP JP29098492A patent/JPH06140513A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390982B1 (ko) * | 1996-11-08 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 전하 축적 방지 장치 |
| JP2014157869A (ja) * | 2013-02-14 | 2014-08-28 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3926011B2 (ja) | 半導体装置の設計方法 | |
| US6222212B1 (en) | Semiconductor device having programmable interconnect layers | |
| JPH08181216A (ja) | ライブラリ群及びそれを用いた半導体集積回路 | |
| EP0290672B1 (en) | A semiconductor integrated circuit device | |
| JP3917683B2 (ja) | 半導体集積回路装置 | |
| JPH04107951A (ja) | 多層配線方法 | |
| JP2937923B2 (ja) | 半導体集積回路 | |
| JP3516565B2 (ja) | 静電気保護回路のトランジスタ及びその製造方法 | |
| JPS61502649A (ja) | 埋込み酸化物アイソレ−シヨンと電源相互接続用低抵抗率基板を備えた集積回路 | |
| JPH06140513A (ja) | 半導体集積回路装置 | |
| JPH0415618B2 (ja) | ||
| US5424575A (en) | Semiconductor device for SOI structure having lead conductor suitable for fine patterning | |
| KR0156531B1 (ko) | 반도체 집적회로 장치 | |
| EP0073608B1 (en) | Masterslice integrated circuit device and method for manufacturing the same | |
| JP2780896B2 (ja) | 半導体集積回路の製造方法 | |
| US4990461A (en) | Method of making a semiconductor integrated circuit device having resistance elements | |
| JP3030734B2 (ja) | 半導体集積回路及びその論理修正方法 | |
| JPS59229838A (ja) | 半導体集積回路 | |
| JPH09265792A (ja) | 半導体記憶装置 | |
| JPH0566737B2 (ja) | ||
| EP0318869A1 (en) | Substrate potential detecting circuit | |
| JPS58182851A (ja) | 冗長回路接続用半導体装置 | |
| JPH04343265A (ja) | 半導体装置 | |
| JPH01291445A (ja) | 半導体装置 | |
| JPH06216322A (ja) | 半導体集積回路装置 |