JP2014157869A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】第1制御電圧が印加された状態で入力端3aに入力した論理信号を出力端3bから出力し、第2制御電圧が印加された状態で前記出力端3bからの出力を遮断するカット素子3を有し、半導体基板11の上方に導電膜13を形成し、前記導電膜13上にフォトレジスト14を塗布し、露光マスク15を使用して前記フォトレジスト14をマスク露光し、電子線照射EBにより前記フォトレジスト14を電子線露光し、前記マスク露光および前記電子線露光を行った後、前記フォトレジスト14を現像することによりレジストパターン114dを形成し、前記レジストパターン14dをマスクにして前記導電膜13をエッチングして導電パターン13pを形成する工程を含み、前記電子線露光を使用して形成される前記導電パターン13pは、前記カット素子3に前記第2制御電圧を印加する第1配線10bを含む。
【選択図】図1
Description
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
図1(a)、(b)は、第1実施形態に係る半導体装置の製造方法により形成されるオリジナル回路と修正回路を含む第1例の回路図である。
第1のカット素子3Aは、図3(a)に示すように、CMOSトランジスタ121、ナンド(NAND)回路122、ノア(NOR)回路123、インバータ回路124及び抵抗素子125を有している。
図8は、第2実施形態に係る半導体装置の製造方法により形成される半導体集積回路を示している。なお、図8において、図1と同じ符号は同じ要素を示している。
図8では、図1(a)に示すと同様に、論理回路として第1のAND回路1、第2のAND回路8及びフリップフロップ回路5を有する半導体回路がシリコン基板(不図示)に形成される。第1のAND回路1は2つの入力端を有し、その出力端は、第1配線2、カット素子3、第2配線4を介してフリップフロップ回路5の入力端に接続されている。第1配線2、第2配線4は、オリジナルの配線である。第2のAND回路8は、予めシリコン基板に形成されるスペアセルであるが、オリジナルの状態では、その入力端と出力端となる配線が形成され、その入力端と出力端には論理回路が接続されていない。
図13(a)〜(b)は、第3実施形態に係る半導体装置の製造方法のうち配線形成工程を示す平面図である。
(付記1)第1制御電圧が印加された状態で入力端に入力した論理信号を出力端から出力し、第2制御電圧が印加された状態で前記出力端からの出力を遮断するカット素子を有する半導体装置の製造方法において、半導体基板の上方に導電膜を形成する工程と、前記導電膜上にフォトレジストを塗布する工程と、露光マスクを使用して前記フォトレジストをマスク露光する工程と、電子線照射により前記フォトレジストを電子線露光する工程と、前記マスク露光および前記電子線露光を行った後、前記フォトレジストを現像することによりレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記導電膜をエッチングし、前記導電膜の導電パターンを形成する工程と、を含み、前記電子線露光を使用して形成される前記導電パターンは、前記カット素子に前記第2制御電圧を印加する第1配線を含む、ことを特徴とする半導体装置の製造方法。
(付記2)前記カット素子の前記出力端に接続される第1論理回路と、前記カット素子の前記出力端に対して初期状態で非接続の第2論理回路とを有し、前記第1論理回路の入力端と前記第2論理回路の出力端を電気的に接続する第2配線が前記電子線露光の領域の前記導電パターンに含まれることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)前記カット素子は、前記第2制御電圧の印加により前記出力端をハイインピーダンスにする回路を有していることを特徴とする付記1又は付記2に記載の半導体装置の製造方法。
(付記4)前記カット素子の前記第1制御電圧は、抵抗素子を介してプルアップされる電圧であり、前記第2制御電圧は接地電圧であることを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置の製造方法。
(付記5)前記カット素子の前記第1制御電圧は、抵抗素子を介してプルダウンされる電圧であり、前記第2制御電圧は電源電圧であることを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置の製造方法。
(付記6)前記カット素子は、論理回路内に内蔵されていることを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置の製造方法。
(付記7)前記マスク露光は、オリジナル半導体回路を形成するために使用され、前記電子線露光は、修正回路を形成するために使用されることを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置の製造方法。
(付記8)前記電子線露光の設計データは、前記露光マスクを使用して形成される回路のデータから分けて作成されることを特徴とする付記1乃至付記7のいずれか1つに記載の半導体装置の製造方法。
(付記9)前記露光マスクは間隔をおいて複数のダミーパターンを形成するための露光に使用され、前記電子線露光は、前記ダミーパターンの前記間隔に第3配線を形成するために使用されることを特徴とする付記1乃至付記8のいずれか1つに記載の半導体装置の製造方法。
2、4、6、9 配線
3、3A、3B カット素子
3a 入力端
3b 出力端
3c 制御電圧端子
5 フリップフロップ回路
7 接地配線
9、9a 配線
10a、10b、10e、10f、10g 配線
11 絶縁膜
12 金属膜
13 フォトレジスト
14 露光マスク
31a、31b AND回路
32a、32b、34a、34b、36a、36b 配線
33a、33b カット素子
35a、35b フリップフロップ回路
37a、37b 接地配線
40a、40b、40c、40d 配線
41 AND回路
42、44、46 配線
43 カット素子
45 フリップフロップ回路
47 接地配線
48、49 配線
53p p型MOSトランジスタ
53n n型MOSトランジスタ
61 シリコン基板
68、72 層間絶縁膜
69a、69b、69c、69d 導電性プラグ
70a〜70e 二層目配線
73、78 フォトレジスト
74、79 露光マスク
76a、76b、76c ビア
77 金属膜
EB 電子ビーム
Claims (5)
- 第1制御電圧が印加された状態で入力端に入力した論理信号を出力端から出力し、第2制御電圧が印加された状態で前記出力端からの出力を遮断するカット素子を有する半導体装置の製造方法において、
半導体基板の上方に導電膜を形成する工程と、
前記導電膜上にフォトレジストを塗布する工程と、
露光マスクを使用して前記フォトレジストをマスク露光する工程と、
電子線照射により前記フォトレジストを電子線露光する工程と、
前記マスク露光および前記電子線露光を行った後、前記フォトレジストを現像することによりレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記導電膜をエッチングし、前記導電膜の導電パターンを形成する工程と、
を含み、
前記電子線露光を使用して形成される前記導電パターンは、前記カット素子に前記第2制御電圧を印加する第1配線を含む、
ことを特徴とする半導体装置の製造方法。 - 前記カット素子の前記出力端に接続される第1論理回路と、前記カット素子の前記出力端に対して初期状態で非接続の第2論理回路とを有し、
前記第1論理回路の入力端と前記第2論理回路の出力端を電気的に接続する第2配線が前記電子線露光の領域の前記導電パターンに含まれる
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記カット素子は、前記第2制御電圧の印加により前記出力端をハイインピーダンスにする回路を有していることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記マスク露光は、オリジナル半導体回路を形成するために使用され、前記電子線露光は、修正回路を形成するために使用されることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置の製造方法。
- 前記露光マスクは間隔をおいて複数のダミーパターンを形成するための露光に使用され、前記電子線露光は、前記ダミーパターンの前記間隔に第3配線を形成するために使用されることを特徴とする請求項1乃請求項4のいずれか1項に記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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