KR20010034296A

KR20010034296A - 부분 단선 상태에 대해서 전력 도출이 없는 퓨즈 회로

Info

Publication number: KR20010034296A
Application number: KR1020007008013A
Authority: KR
Inventors: 파탁사로; 페인제임스이
Original assignee: 페레고스 조지; 아트멜 코포레이숀; 마이크 로스
Priority date: 1998-09-24
Filing date: 1999-06-15
Publication date: 2001-04-25
Also published as: EP1123556B1; NO20005921D0; CN1168111C; CN1289445A; MY114647A; CA2316977A1; TW417276B; EP1123556A4; DE69929604T2; US5999038A; NO20005921L; JP2002525865A; WO2000017902A1; DE69929604D1; HK1033200A1; EP1123556A1; NO318576B1; KR100560343B1

Abstract

퓨즈 회로(100)는 퓨즈 소자(110) 및 상기 회로가 퓨즈 소자(110)가 사실상 부분적인 고유 상태일지라도 퓨즈 소자(110)가 완전한 단선 상태인 것처럼 실행되는 피드백 경로를 포함한다. 부분적인 고유 상태 퓨즈가 보통 전력의 연속 드레인을 초래하는 반면에, 전류의 피드백 경로 컷은 부분적인 고유 상태의 퓨즈 소자(110)를 통하여 흐른다.

Description

부분 단선 상태에 대해서 전력 도출이 없는 퓨즈 회로{FUSE CIRCUIT HAVING ZERO POWER DRAW FOR PARTIALLY BLOWN CONDITION}

퓨즈 회로는 종종 여러가지 반도체 응용품에 사용된다. 예를 들어, 메모리, 프로그래머블 로직 소자 등과 같은 반도체 소자의 저장 밀도 등이 계속해서 증가함가에 따라, 임의의 소자 내에 결함 셀의 발생도 증가할 것이다. 결함이 간단한 방법으로 보정되지 않는 한, 특정한 결함 반도체 소자는 쓸모없게 되고 이에 따라 생산 수율이 낮아진다. 이러한 결함을 보정하기 위한 일반적인 시도는 소자내에 다수의 예비 셀을 제공하는 것이다. 결함 셀이 탐지될 때, 예비 셀 중 하나를 적소에 사용할 수 있다. 예비 셀을 지원하는 회로에는 예비 셀중 하나 또는 그 이상을 활성화하기 위하여 선택적으로 "단선(blown)"되는 퓨즈 링크(fusible link)를 포함하는 퓨즈 회로가 있다.

퓨즈 회로는 또한 프로그래머블 로직 소자(programmable logic devices, PLB)의 프로그래밍을 용이하게 한다. 전형적으로, PLD에서 로직 셀은 로직 HI 또는 로직 LO인지에 따라 디폴트 로직 레벨을 가지도록 제작된다. 이러한 경우는 셀 출력이 Vcc나 그라운드에 접속되는 퓨즈 링크의 존재에 의해 달성된다. 셀 에서 퓨즈 링크가 단선될 때, 셀 출력은 반전된다. 이러한 퓨즈 링크의 중요한 고려 사항은 소비 전력이다. 특히 문제의 상황은 퓨즈가 부분적으로 또는 완전히 단선되지 않을 때에 존재한다. 이것은 2 가지 바람직하지 않은 이유인 퓨즈를 가로지르는 전류 경로에 기인한다. 첫째, 부분적인 퓨즈는 불확실한 접속 상태를 발생할 수 있다. 부분적인 단선 퓨즈의 저항에 따라서, 주변 회로가 오픈 또는 쇼트로 "보이게" 될 수 있다. 결과적으로, 소자는 목표한 대로 동작되지 않을 수 있다. 둘째, 회로가 부분적인 단선 퓨즈 양단 간의 오픈 회로로 보여지는 경우에도, 퓨즈를 가로지르는 누설 전류가 있다. 전류의 양은 예비 회로를 사용하는 전형적인 응용에 대해 큰 전류 도출까지 부가할 수 있는 1㎂ 또는 그 이상 일 수 있다.

신뢰성 있는 퓨즈 회로에 가장 필요한 것은 완전한 "단선" 상태이다. 퓨즈 회로는 퓨즈 링크가 사실상 부분적으로 단선될지라도 완전히 단선된 것처럼 실행하는 것이 바람직하다.

본 발명은 퓨즈 회로에 관한 것으로, 특히 부분적인 단선 상태에서 전력 도출이 없는 퓨즈 회로에 관한 것이다.

도 1은 본 발명의 목표한 실시예를 도시한다.

본 발명의 회로는 제1 및 제2 단자를 가지는 퓨즈 링크를 포함한다. 제1 및 제2 인버터는 퓨즈 링크의 제2 단자에 연결된다. N-채널 스위칭 트랜지스터는 제1 단자 및 그라운드 레일사이에 연결된다. P-채널 스위칭 트랜지스터는 제2 단자 및 전력 레일사이에 연결된다. N-채널 트랜지스터는 제1 인버터의 출력에 의해 구동됨과 동시에, P-채널 트랜지스터는 제2 인버터의 출력에 의해 구동된다. 제1 인버터는 P-채널 트랜지스터보다 약한 N-채널 트랜지스터를 구비하는 것을 특징으로 한다. 마찬가지로, 제2 인버터도 N-채널 트랜지스터보다 약한 P-채널 트랜지스터를 구비하는 것을 특징으로 한다. 제1 캐패시터는 N-채널 스위칭 트랜지스터의 전력 레일 및 제어 게이트 사이에 연결된다. 제2 캐패시터는 P-채널 스위칭 트랜지스터의 그라운드 레일 및 제어 게이트 사이에 연결된다.

도 1에 도시한 바와 같이, 본 발명에 따른 퓨즈 회로(100)는 퓨즈 소자(110), N-채널 트랜지스터(144)에 연결된 제1 단부 및 노드(102)에 연결된 제2 단부를 포함한다. N-채널 트랜지스터(144)는 퓨즈(110)의 제2 단부 및 그라운드 전위 사이에 소스-드레인 연결을 가지고 있다. P-채널 트랜지스터(142)는 퓨즈(110)의 제1 단부 및 Vcc 사이에 소스-드레인 연결을 가지고 있다.

제1 인버터(120)는 퓨즈(110)의 제1 단부 및 N-채널 트랜지스터(144)의 제어게이트 사이에 연결된다. 제1 캐패시터(152)는 N-채널 트랜지스터(144)의 제어 게이트 및 Vcc 사이에 연결된다. 제1 인버터(120)는 P-채널 트랜지스터보다 약한 N-채널 트랜지스터를 가지는 것을 포함한다. 이것은 제1 인버터(120)와 관련된 W/L 비의 주석으로 도 1에 도시된다. 도 1에 도시한 바와 같이, P-채널 소자의 W/L 비는 4/0.6이고 N-채널 소자의 W/L 비는 2/8이다. 이러한 소자 지오메트리의 의미는 후술한다.

제2 인버터(130)는 점선에 의해 포함되어 있는 회로에 의해 도시된다. 제2 인버터(130)는 퓨즈(110)의 제1 단부 및 P-채널 트랜지스터(142)의 제어 게이트 사이에 연결된다. 제2 캐패시터(154)는 P-채널 트랜지스터(142)의 제어 게이트 및 그라운드 사이에 연결된다. 노드(104)는 제2 인버터(130)의 출력에 연결되고, 고유 상태 또는 단선 상태에 있다. 도 1에 도시한 바와 같이, 제2 인버터(130)를 포함하는 P-채널 트랜지스터(132 및 134)는 N-채널 트랜지스터(136)의 W/L 비(W/L=10/0.6)보다 작은 W/L 비(W/L=2/8)를 가진다.

퓨즈 회로(100)의 동작 즉, 퓨즈 소자(110)가 고유 상태일 때 동작, 퓨즈 소자(110)가 완전한 단선 상태일 때 동작 및 퓨즈 소자(110)가 부분적인 단선 상태일 때 동작과 관련된 설명에 대한 3 가지 시나리오가 있다. 첫째로 퓨즈 소자(110)가 고유 상태일 때 상황을 설명한다. 전력을 인가하면 캐패시터(152)는 충전을 시작하여 트랜지스터(144)를 턴 온함과 동시에 캐패시터(154)는 초기에 그라운드 전위에서, 트랜지스터(142)를 턴 온한다. 이 경우에는 퓨즈 소자(110)를 통하여 Vcc에서 그라운드까지 전류 경로를 생성한다. 그러나, 트랜지스터(144)는 도전 상태이기 때문에, 노드(102)는 인버터(120)의 출력이 HI로 가도록 그라운드 전위를 향하는 경향이 있다. 이 경우에는 온 상태로 트랜지스터(144)를 유지하도록 동작한다. 동시에, 트랜지스터(132 및 134)는 노드(104)에 Vcc를 인가하여 턴 온한다. 이 경우에는 트랜지스터(142)가 오프 상태를 유지하는 (1)트랜지스터(142) 턴 오프 및 (2)캐패시터(154) 충전의 효과를 가진다. 따라서, 퓨즈 소자가 고유 상태인 정상 상태 조건하에서, 트랜지스터(144)는 인버터(120)를 경유하여 온으로 유지되고 트랜지스터(142)는 인버터(130)를 경유하여 오프로 유지된다. 그러나, 트랜지스터(142)는 오프 상태이기 때문에, 트랜지스터(144)를 통하는 전류의 흐름은 없다. 더우기, 트랜지스터(132 및 134)를 통하여 흐르는 초기 전류 흐름은 캐패시터(154)를 충전할 만큼 길게 유지되고, 그 후에 다른 트랜지스터를 통한 전류 흐름이 멈춘다. 출력 노드(160)에서 전위는 퓨즈 회로(100)에 의한 전력 드레인없이 Vcc로 유지된다.

도 1에 도시한 W/L 비에 의해 증명된 바와 같이, 인버터(120)의 N-채널 소자는 P-채널 소자보다 약하다. 이 경우에는 인버터가 LO를 출력하기 전에 노드(102)가 도달해야 하는 전위를 상승시키는 효과가 있다. 이러한 동작에 대한 이유는 트랜지스터(144)의 퓨즈가 고유 상태인 경우에 의사 턴오프 하는 것을 방지하는 데 있고, 심지어 고유 퓨즈가 약간의 저항(대략 500Ω)을 가지며 노드(102)에서 전위가 실제로 그라운드 전위가 아니기 때문이다. 그러나, 인버터(120)에서 P-채널 소자를 적당한 크기로 하므로써, 인버터 입력에서 전위가 그라운드가 아닐지라도, P-채널 소자가 N-채널 소자에 앞서 스위치 온하도록 만들 수 있다.

퓨즈 소자(110)가 완전히 단선되는 후술의 상황을 설명한다. 이러한 경우에, 트랜지스터(144)는 나머지 회로 부분과 단절된다. 그러나, 상기한 바와 같이, 트랜지스터(142)는 캐패시터(154)가 초기 그라운드 전위인 경우에 턴 온하기 시작한다. 결과적으로, 노드(102)에서 전위는 Vcc에 접근한다. 이러한 동작은 인버터(120)의 출력(LO)을 구동하며, 특히, 트랜지스터(136)을 턴 온하는 2 가지 효과를 가진다. 트랜지스터(136)가 턴 온하면, 노드(104) 및 캐패시터(154)는 그라운드 전위로 유지되고 트랜지스터(142)는 턴 온 상태를 계속 유지한다. 트랜지스터(144)는 단선 퓨즈에 의해 단절되기 때문에, Vcc 에서 그라운드로의 전류의 경로는 없다. 그러나, 트랜지스터(142)는 온 상태이기 때문에, 노드(102)에서의 전위는 Vcc로 유지되고, 이에 따라 인버터(130)으로부터의 출력은 LO를 유지한다. 따라서, 정상 상태에서, 출력 노드(160)는 LO이고 퓨즈 회로(100)의 어떠한 회로 소자를 통하여도 다시 전력 드레인은 없다.

퓨즈 소자(110)간 부분적으로 단선된 경우를 설명한다. 이러한 경우에, 퓨즈 소자(110)는 큰 임피던스 저항 소자처럼 동작한다. 회로에 전력이 가해지기 직전에, 캐패시터(152)는 트랜지스터(144)를 턴 온하고 캐패시터(154)에서 초기 그라운드 전위는 트랜지스터(142)를 턴 온 한다. 더우기, 부분적인 단선 소자가 저항을 가지기 때문에, 노드(102)에서 전위는 퓨즈 소자가 완전히 고유 상태인 경우보다 높다. N-채널 트랜지스터(136)는 P-채널 트랜지스터(132 및 134)보다 상당히 강하기 때문에, 트랜지스터(142)가 턴 온을 계속 유지하도록 보다 빠르게 스위치 온한다. 이 경우는 퓨즈 회로(100)가 전력이 계속 공급됨에 따라 노드(102)에서 전위가 계속 상승을 일으킨다. 노드(102)에서 전위는 결과적으로 인버터(120)의 N-채널 트랜지스터가 턴 온을 일으키고 인버터의 출력이 LO로 가고, 이에 따라 트랜지스터(144)가 턴 오프하는 하나의 레벨에 도달한다. 이 경우에는 부분적인 단선 퓨즈 소자의 존재에도 불구하고 그라운드까지 전류 경로가 제거된다. 퓨즈 회로(100)은 그러므로 퓨즈 소자(110)가 실제는 완전한 단선 상태가 아닌 경우에도 완전히 단선 된 것처럼 동작한다.

Claims

제1 및 제2 단자를 구비하는 퓨즈 링크와,

상기 제2 단자에 연결된 입력을 각각 구비하는 제1 및 제2 인버터로, 상기 제1 인버터는 제1 출력을 구비하고, 상기 제2 인버터는 제2 출력을 구비하고, 상기 제1 및 제2 출력은 각각 제1 및 제2 로직 레벨을 구비하는 제1 및 제2 인버터와,

그라운드 레일 및 상기 제1 단자사이에 연결되고, 상기 제1 출력을 수신하도록 연결된 제어 단자를 구비하는 제1 스위치로, 상기 제1 출력은 상기 제1 로직 레벨일 때 도전 상태를 구비하는 제1 스위치와,

전력 레일 및 상기 제2 단자사이에 연결되고, 상기 제2 출력을 수신하도록 연결된 제어 단자를 구비하는 제2 스위치로, 상기 제2 출력은 상기 제2 로직 레벨일 경우에 도전 상태를 구비하는 제2 스위치를 포함하는 것을 특징으로 하는 퓨즈 회로.
제1항에 있어서,

상기 전력 레일 및 상기 제1 스위치의 상기 제어 단자사이에 연결된 제1 캐패시터와 상기 그라운드 레일 및 상기 제2 스위치의 상기 제어 단자사이에 연결된 제2 캐패시터를 더 포함하는 것을 특징으로 하는 퓨즈 회로.
제1항에 있어서, 상기 제1 스위치는 P-채널 트랜지스터이고 상기 제2 스위치는 N-채널 트랜지스터인 것을 특징으로 하는 퓨즈 회로.
제1항에 있어서, 상기 제1 인버터는 N-채널 트랜지스터 및 P-채널 트랜지스터의 직렬 연결을 포함하고, 상기 N-채널 트랜지스터는 상기 P-채널 트랜지스터의 W/L 비보다 작은 W/L 비로 되는 것을 특징으로 하는 퓨즈 회로.
제4항에 있어서, 상기 제2 인버터는 N-채널 트랜지스터 및 최소한 하나의 P-채널 트랜지스터의 직렬 연결을 포함하고, 상기 N-채널 트랜지스터는 상기 최소한 하나의 P-채널 트랜지스터의 W/L 비보다 큰 W/L 비로 되는 것을 특징으로 하는 퓨즈 회로.
전원 연결을 위한 전력 단자와,

그라운드 전위에 연결을 위한 그라운드 단자와,

제1, 제2 및 게이트 단자를 구비하는 제1 도전 형의 제1 트랜지스터로, 상기 제1 단자는 상기 전력 단자에 연결되는 제1 트랜지스터와,

제1 및 제2 단자를 구비하며, 상기 제1 단자는 상기 제1 트랜지스터의 상기 제2 단자에 연결되는 퓨즈 소자와,

상기 제1, 제2 및 게이트 단자를 구비하는 제2 도전 형의 제2 트랜지스터로, 상기 제2 단자는 상기 퓨즈 소자의 제1 단자에 연결되며, 상기 제1 단자는 상기 그라운드 단자에 연결되는 제2 트랜지스터와,

상기 퓨즈 소자의 상기 제1 단자에 연결된 입력 단자를 가지고 출력 단자가 상기 제2 트랜지스터의 상기 게이트 단자에 연결되는 인버터와,

각각 상기 제1 도전 형과 상기 제1 , 제2 및 게이트 단자를 구비하고, 상기 전력 단자 및 상기 제1 트랜지스터의 상기 게이트 단자 사이에 연결되며, 상기 게이트 단자가 상기 퓨즈 소자의 상기 제1 단자에 연결되는 제3 및 제4 직렬 연결 트랜지스터와,

상기 제1 , 제2 및 게이트 단자를 가지며, 상기 제2 단자는 상기 퓨즈 소자의 상기 제1 단자 및 상기 그라운드 단자 사이에 연결되는 상기 제2 도전 형의 제5 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 회로.
제6항에 있어서, 상기 인버터는 N-채널 트랜지스터 및 P-채널 트랜지스터를 포함하고, 상기 P-채널 트랜지스터는 상기 N-채널 트랜지스터의 W/L 비보다 큰 W/L 비로 되는 것을 특징으로 하는 퓨즈 회로.
제7항에 있어서, 상기 전력 단자 및 상기 제2 트랜지스터의 상기 게이트 단자 사이에 연결된 캐패시터를 더 포함하는 것을 특징으로 하는 퓨즈회로.
제6항에 있어서, 상기 제3 및 제4 트랜지스터 각각은 상기 제5 트랜지스터의 W/L 비보다 작은 W/L 비로 되는 것을 특징으로 하는 퓨즈 회로.
제9항에 있어서, 상기 제1 트랜지스터의 상기 게이트 단자 및 상기 그라운드 단자 사이에 연결된 캐패시터를 더 포함하는 것을 특징으로 하는 퓨즈회로.