JP2000340664A - 電気的ヒューズをリペアするための高電圧発生機を備えた半導体装置 - Google Patents
電気的ヒューズをリペアするための高電圧発生機を備えた半導体装置Info
- Publication number
- JP2000340664A JP2000340664A JP2000119386A JP2000119386A JP2000340664A JP 2000340664 A JP2000340664 A JP 2000340664A JP 2000119386 A JP2000119386 A JP 2000119386A JP 2000119386 A JP2000119386 A JP 2000119386A JP 2000340664 A JP2000340664 A JP 2000340664A
- Authority
- JP
- Japan
- Prior art keywords
- node
- capacitor
- high voltage
- vcc
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 電気的ヒューズをリペアするための高電圧発
生機（high voltage generator）を備えた半導体装置に
関する。 【解決手段】 パッケージ工程後素子にフェイル（fai
l）が発生する場合、チップ内部で電荷ポンピング（cha
rge pumping）を利用した高電圧発生機により発生した
高い電圧でリペア工程を行うことにより、外部で印加さ
れる高い電圧により素子が損傷されることを防止し、そ
れに伴う半導体素子の工程収率及び信頼性を向上させ
る。
生機（high voltage generator）を備えた半導体装置に
関する。 【解決手段】 パッケージ工程後素子にフェイル（fai
l）が発生する場合、チップ内部で電荷ポンピング（cha
rge pumping）を利用した高電圧発生機により発生した
高い電圧でリペア工程を行うことにより、外部で印加さ
れる高い電圧により素子が損傷されることを防止し、そ
れに伴う半導体素子の工程収率及び信頼性を向上させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的ヒューズを
リペアするための高電圧発生機を備えた半導体装置に関
し、特に、電気的ヒューズをリペアするための高電圧を
チップの内部で電荷ポンピングにより発生させるように
した技術に関するものである。
リペアするための高電圧発生機を備えた半導体装置に関
し、特に、電気的ヒューズをリペアするための高電圧を
チップの内部で電荷ポンピングにより発生させるように
した技術に関するものである。
【０００２】
【従来の技術】もし、多数の微細セル（cell）中一つで
も欠陥があれば、ＤＲＡＭ及びＳＲＡＭの半導体メモリ
素子は自らの役割を果たせなくなり不良品として処理さ
れる。
も欠陥があれば、ＤＲＡＭ及びＳＲＡＭの半導体メモリ
素子は自らの役割を果たせなくなり不良品として処理さ
れる。
【０００３】しかし、半導体メモリ素子の集積度が増加
するに伴い、確率的に少量のセルにのみ発生する確率が
高いにも拘らず、これを不良品として廃棄するというこ
とは収率を低下させる非効率的な処理方式である。
するに伴い、確率的に少量のセルにのみ発生する確率が
高いにも拘らず、これを不良品として廃棄するというこ
とは収率を低下させる非効率的な処理方式である。
【０００４】したがって、ＤＲＡＭ及びＳＲＡＭ等の半
導体メモリ素子内に予め予備メモリセルを設けておき、
その予備メモリセルを利用して不良セルを取り替えるこ
とにより収率を高めるリダンダンシー方式を採用するこ
とになった。
導体メモリ素子内に予め予備メモリセルを設けておき、
その予備メモリセルを利用して不良セルを取り替えるこ
とにより収率を高めるリダンダンシー方式を採用するこ
とになった。
【０００５】このように、リダンダンシー方式が採用さ
れた従来の半導体メモリ素子は製造工程を経てパッケー
ジ（package）化されるが、モルディング（molding）さ
れたパッケージに不良が発生すれば、正確な原因を調査
するための分析のため、これが剰余のセルに取り替えら
れたチップであるか否かを知らなければならない。
れた従来の半導体メモリ素子は製造工程を経てパッケー
ジ（package）化されるが、モルディング（molding）さ
れたパッケージに不良が発生すれば、正確な原因を調査
するための分析のため、これが剰余のセルに取り替えら
れたチップであるか否かを知らなければならない。
【０００６】さらに、チップの信頼性が漸次重要になる
に従い、如何なるチップが剰余のセルに取り替えられた
チップであるかを知る必要がある。
に従い、如何なるチップが剰余のセルに取り替えられた
チップであるかを知る必要がある。
【０００７】これを光学的な方法で知ろうとする場合は
モルディングされたパッケージを切断しなければならな
いが、この場合はチップの特性が変化する可能性があ
り、パッケージの切断過程で過激な切断によりチップが
分析できなくなる場合が発生する。
モルディングされたパッケージを切断しなければならな
いが、この場合はチップの特性が変化する可能性があ
り、パッケージの切断過程で過激な切断によりチップが
分析できなくなる場合が発生する。
【０００８】それに従い、モルディングされたパッケー
ジの外部で剰余のセルに取り替えたか否かを調べるテス
ト方式が採用されるが、そのテスト方式は通常特定のピ
ンとパワーピンの間にヒューズラインとダイオードを直
列に連結し、その間に流れる電流が相違することによ
り、これを利用して剰余のセルに取り替えたのか否かを
外部からも知ることができるようにする方式である。
ジの外部で剰余のセルに取り替えたか否かを調べるテス
ト方式が採用されるが、そのテスト方式は通常特定のピ
ンとパワーピンの間にヒューズラインとダイオードを直
列に連結し、その間に流れる電流が相違することによ
り、これを利用して剰余のセルに取り替えたのか否かを
外部からも知ることができるようにする方式である。
【０００９】メモリ素子の不良セルを行（row）と列（c
olumn）に取り替えるとき、半導体集積回路のオプショ
ン（option）処理を行うとき、又は集積回路内の単位素
子を微細調整するときにヒューズラインを利用すること
ができる。
olumn）に取り替えるとき、半導体集積回路のオプショ
ン（option）処理を行うとき、又は集積回路内の単位素
子を微細調整するときにヒューズラインを利用すること
ができる。
【００１０】一般に用いられるヒューズの方式には大き
い電流を流してヒューズラインを切断する方法と、金属
又は多結晶シリコンヒューズラインを造りレーザを利用
してヒューズラインを切断する方式、そして絶縁膜を介
したトンネルリング電子（tunneling electron）でフロ
ーティングゲートをチャージ（charge）させるフローテ
ィングゲート方式がある。
い電流を流してヒューズラインを切断する方法と、金属
又は多結晶シリコンヒューズラインを造りレーザを利用
してヒューズラインを切断する方式、そして絶縁膜を介
したトンネルリング電子（tunneling electron）でフロ
ーティングゲートをチャージ（charge）させるフローテ
ィングゲート方式がある。
【００１１】特に、前記大きい電流を流してヒューズラ
インを切断する方法は二つの電極の間に絶縁膜が介在し
ている状態から、内部バイアス（internal bias）又は
外部バイアス（external bias）を介してプログラミン
グ化され絶縁膜の破壊（rupture）が発生するととも
に、二つの電極の間に電導性のチャンネル（conductive
channel）を形成するのである。
インを切断する方法は二つの電極の間に絶縁膜が介在し
ている状態から、内部バイアス（internal bias）又は
外部バイアス（external bias）を介してプログラミン
グ化され絶縁膜の破壊（rupture）が発生するととも
に、二つの電極の間に電導性のチャンネル（conductive
channel）を形成するのである。
【００１２】このとき、前記絶縁膜の破壊特性を向上さ
せるため、電極の間に印加する電圧がゲート絶縁膜の降
伏電圧より小さくなければならず、オフ状態（off-stat
e）で漏洩電流は可能な限り小さくなければならない。
せるため、電極の間に印加する電圧がゲート絶縁膜の降
伏電圧より小さくなければならず、オフ状態（off-stat
e）で漏洩電流は可能な限り小さくなければならない。
【００１３】そして、前記絶縁膜は抵抗成分が大きく誘
電率が小さい物質を用いてキャパシタンス及びＲＣディ
レーを減少させる。
電率が小さい物質を用いてキャパシタンス及びＲＣディ
レーを減少させる。
【００１４】従来技術に係るヒューズの方式中でレーザ
を利用してヒューズラインを切断する方式は、レーザビ
ームとヒューズラインの間のアラインマージンを確保し
なければならない。
を利用してヒューズラインを切断する方式は、レーザビ
ームとヒューズラインの間のアラインマージンを確保し
なければならない。
【００１５】さらに、ヒューズライン上の絶縁膜の厚さ
を一定に調節するのが難しく工程が複雑であり、パッケ
ージ後のリペアが不可能であり、電流を流してヒューズ
ラインを切断する方式は高い電圧を有する外部バイアス
を印加する場合、素子に多くの悪影響を及ぼす問題点が
ある。
を一定に調節するのが難しく工程が複雑であり、パッケ
ージ後のリペアが不可能であり、電流を流してヒューズ
ラインを切断する方式は高い電圧を有する外部バイアス
を印加する場合、素子に多くの悪影響を及ぼす問題点が
ある。
【００１６】
【発明が解決しようとする課題】本発明は前記従来技術
の問題点を解決するため考案されたものであり、半導体
素子が動作した場合、フェイルが発生すればダイオード
を利用して内部電圧を上昇させ電気的ヒューズをリペア
するが、前記ダイオードを利用した高電圧発生機にて内
部で電荷（charge）をポンピング（pumping）して高電
圧を発生させることにより、リペア工程を容易にするこ
とができる電気的ヒューズをリペアするための高電圧発
生機を備えた半導体装置を提供することにその目的があ
る。
の問題点を解決するため考案されたものであり、半導体
素子が動作した場合、フェイルが発生すればダイオード
を利用して内部電圧を上昇させ電気的ヒューズをリペア
するが、前記ダイオードを利用した高電圧発生機にて内
部で電荷（charge）をポンピング（pumping）して高電
圧を発生させることにより、リペア工程を容易にするこ
とができる電気的ヒューズをリペアするための高電圧発
生機を備えた半導体装置を提供することにその目的があ
る。
【００１７】
【課題を解決するための手段】以上の目的を達成するた
め、本発明に係る電気的ヒューズをリペアするための高
電圧発生機を備えた半導体装置は、ソースとゲートにＶ
ｃｃが印加され、ドレインが第１ノード‘ＮＯ１’に連
結されたＮＭＯＳトランジスタと、ソースとゲートが前
記第１ノード‘ＮＯ１’に連結され、ドレインが第２ノ
ード‘ＮＯ２’に連結された第１ＰＭＯＳトランジスタ
と、前記第１ノード‘ＮＯ１’とＶｃｃを印加するクロ
ック１に連結され、前記第１ノード‘ＮＯ１’にＶｃｃ
をポンピングする第１キャパシタＣ１と、ソースとゲー
トが前記第２ノード‘ＮＯ２’に連結され、ドレインが
第３ノード‘ＮＯ３’に連結された第２ＰＭＯＳトラン
ジスタと、前記第２ノード‘ＮＯ２’とＶｃｃを印加す
るクロック２に連結され、前記第２ノード‘ＮＯ２’に
Ｖｃｃをポンピングする第２キャパシタＣ２と、ソース
とゲートが前記第３ノード‘ＮＯ３’に連結され、ドレ
インが高電圧出力端である第４ノード‘ＮＯ４’に連結
された第３ＰＭＯＳトランジスタと、前記第３ノード
‘ＮＯ３’と前記クロック１に連結され、前記第３ノー
ド‘ＮＯ３’にＶｃｃをポンピングする第３キャパシタ
Ｃ３と、前記第３ＰＭＯＳトランジスタのドレインとＶ
ｓｓの間の第４キャパシタＣ４を含んでなることを第１
特徴とする。
め、本発明に係る電気的ヒューズをリペアするための高
電圧発生機を備えた半導体装置は、ソースとゲートにＶ
ｃｃが印加され、ドレインが第１ノード‘ＮＯ１’に連
結されたＮＭＯＳトランジスタと、ソースとゲートが前
記第１ノード‘ＮＯ１’に連結され、ドレインが第２ノ
ード‘ＮＯ２’に連結された第１ＰＭＯＳトランジスタ
と、前記第１ノード‘ＮＯ１’とＶｃｃを印加するクロ
ック１に連結され、前記第１ノード‘ＮＯ１’にＶｃｃ
をポンピングする第１キャパシタＣ１と、ソースとゲー
トが前記第２ノード‘ＮＯ２’に連結され、ドレインが
第３ノード‘ＮＯ３’に連結された第２ＰＭＯＳトラン
ジスタと、前記第２ノード‘ＮＯ２’とＶｃｃを印加す
るクロック２に連結され、前記第２ノード‘ＮＯ２’に
Ｖｃｃをポンピングする第２キャパシタＣ２と、ソース
とゲートが前記第３ノード‘ＮＯ３’に連結され、ドレ
インが高電圧出力端である第４ノード‘ＮＯ４’に連結
された第３ＰＭＯＳトランジスタと、前記第３ノード
‘ＮＯ３’と前記クロック１に連結され、前記第３ノー
ド‘ＮＯ３’にＶｃｃをポンピングする第３キャパシタ
Ｃ３と、前記第３ＰＭＯＳトランジスタのドレインとＶ
ｓｓの間の第４キャパシタＣ４を含んでなることを第１
特徴とする。
【００１８】さらに、本発明の実施例に係る電気的ヒュ
ーズをリペアするための高電圧発生機を備えた半導体装
置は、ソースとゲートに電源電圧が印加され、ドレイン
が第１ノード‘ＮＯ１’に連結された第１ＮＭＯＳトラ
ンジスタと、ソースとゲートが前記第１ノード‘ＮＯ
１’に連結され、ドレインが第２ノード‘ＮＯ２’に連
結された第１ＰＭＯＳトランジスタと、前記第１ノード
‘ＮＯ１’とＶｃｃを印加するクロック１に連結され、
前記第１ノード‘ＮＯ１’にＶｃｃをポンピングする第
１キャパシタＣ１と、ソースとゲートが前記第２ノード
‘ＮＯ２’に連結され、ドレインが第３ノード‘ＮＯ
３’に連結された第２ＰＭＯＳトランジスタと、前記第
２ノード‘ＮＯ２’とＶｃｃを印加するクロック２に連
結され、前記第２ノード‘ＮＯ２’にＶｃｃを印加する
第２キャパシタＣ２と、前記第３ノード‘ＮＯ３’と前
記クロック１に連結され、前記第３ノード‘ＮＯ３’に
Ｖｃｃをポンピングする第３キャパシタＣ３と、ソース
が前記第３ノード‘ＮＯ３’に連結され、ドレインが高
電圧出力端に連結される第２ＮＭＯＳトランジスタを備
えることを第２特徴とする。
ーズをリペアするための高電圧発生機を備えた半導体装
置は、ソースとゲートに電源電圧が印加され、ドレイン
が第１ノード‘ＮＯ１’に連結された第１ＮＭＯＳトラ
ンジスタと、ソースとゲートが前記第１ノード‘ＮＯ
１’に連結され、ドレインが第２ノード‘ＮＯ２’に連
結された第１ＰＭＯＳトランジスタと、前記第１ノード
‘ＮＯ１’とＶｃｃを印加するクロック１に連結され、
前記第１ノード‘ＮＯ１’にＶｃｃをポンピングする第
１キャパシタＣ１と、ソースとゲートが前記第２ノード
‘ＮＯ２’に連結され、ドレインが第３ノード‘ＮＯ
３’に連結された第２ＰＭＯＳトランジスタと、前記第
２ノード‘ＮＯ２’とＶｃｃを印加するクロック２に連
結され、前記第２ノード‘ＮＯ２’にＶｃｃを印加する
第２キャパシタＣ２と、前記第３ノード‘ＮＯ３’と前
記クロック１に連結され、前記第３ノード‘ＮＯ３’に
Ｖｃｃをポンピングする第３キャパシタＣ３と、ソース
が前記第３ノード‘ＮＯ３’に連結され、ドレインが高
電圧出力端に連結される第２ＮＭＯＳトランジスタを備
えることを第２特徴とする。
【００１９】本発明に係る高電圧発生機を備えた半導体
装置においての技術的原理は、電気的ヒューズをリペア
しようとすればダイオードをターンオンさせ、ゲート絶
縁膜が破壊されない程度の電圧である６〜８Ｖの高電圧
を印加するため、キャパシタ及びダイオードを利用した
電荷ポンピングで高電圧を発生させる。
装置においての技術的原理は、電気的ヒューズをリペア
しようとすればダイオードをターンオンさせ、ゲート絶
縁膜が破壊されない程度の電圧である６〜８Ｖの高電圧
を印加するため、キャパシタ及びダイオードを利用した
電荷ポンピングで高電圧を発生させる。
【００２０】
【発明の実施の形態】以下、本発明に係る電気的ヒュー
ズをリペアするための高電圧発生機を備えた半導体装置
の添付の図面を参考にしながら本発明を詳しく説明する
ことにする。
ズをリペアするための高電圧発生機を備えた半導体装置
の添付の図面を参考にしながら本発明を詳しく説明する
ことにする。
【００２１】図１は、本発明の第１実施例に係る電気的
ヒューズをリペアするための高電圧発生機の断面図であ
る。
ヒューズをリペアするための高電圧発生機の断面図であ
る。
【００２２】図２は、本発明の第１実施例に係る高電圧
発生機の動作タイミング図である。
発生機の動作タイミング図である。
【００２３】本発明に係る高電圧発生機を備えた半導体
装置はＮＭＯＳトランジスタのソースとゲートに電源電
圧（Ｖｃｃ）が印加され、ドレインがノード（ＮＯ１）
に連結されたＮＭＯＳトランジスタでなるダイオード
（Ｄ１）と、ソースとゲートが前記ノード（ＮＯ１）に
連結され、ドレインがノード（ＮＯ２）に連結された第
１ＰＭＯＳトランジスタでなるダイオード（Ｄ２）と、
前記ノード（ＮＯ１）とＶｃｃを印加するクロック１に
連結されているキャパシタＣ１と、ソースとゲートが前
記ノード（ＮＯ２）に連結され、ドレインがノード（Ｎ
Ｏ３）に連結された第２ＰＭＯＳトランジスタでなるダ
イオード（Ｄ３）と、前記ノード（ＮＯ２）とＶｃｃを
印加するクロック２に連結されているキャパシタＣ２
と、ソースとゲートが前記ノード（ＮＯ３）に連結さ
れ、ドレインが高電圧出力端のノード（ＮＯ４）に連結
される第３ＰＭＯＳトランジスタでなるダイオード（Ｄ
４）と、前記ノード（ＮＯ３）と前記クロック１に連結
されているキャパシタＣ３と、前記第３ＰＭＯＳトラン
ジスタのドレインとＶｓｓの間にキャパシタＣ４が備え
られている。
装置はＮＭＯＳトランジスタのソースとゲートに電源電
圧（Ｖｃｃ）が印加され、ドレインがノード（ＮＯ１）
に連結されたＮＭＯＳトランジスタでなるダイオード
（Ｄ１）と、ソースとゲートが前記ノード（ＮＯ１）に
連結され、ドレインがノード（ＮＯ２）に連結された第
１ＰＭＯＳトランジスタでなるダイオード（Ｄ２）と、
前記ノード（ＮＯ１）とＶｃｃを印加するクロック１に
連結されているキャパシタＣ１と、ソースとゲートが前
記ノード（ＮＯ２）に連結され、ドレインがノード（Ｎ
Ｏ３）に連結された第２ＰＭＯＳトランジスタでなるダ
イオード（Ｄ３）と、前記ノード（ＮＯ２）とＶｃｃを
印加するクロック２に連結されているキャパシタＣ２
と、ソースとゲートが前記ノード（ＮＯ３）に連結さ
れ、ドレインが高電圧出力端のノード（ＮＯ４）に連結
される第３ＰＭＯＳトランジスタでなるダイオード（Ｄ
４）と、前記ノード（ＮＯ３）と前記クロック１に連結
されているキャパシタＣ３と、前記第３ＰＭＯＳトラン
ジスタのドレインとＶｓｓの間にキャパシタＣ４が備え
られている。
【００２４】このとき、前記電源電圧端に連結されるＮ
ＭＯＳトランジスタのソース及びゲートは同じノードに
連結して電源電圧を印加することができ、互いに異なる
ノードに連結することもできる。
ＭＯＳトランジスタのソース及びゲートは同じノードに
連結して電源電圧を印加することができ、互いに異なる
ノードに連結することもできる。
【００２５】ここで、前記ダイオード（Ｄ１）、ダイオ
ード（Ｄ２）、ダイオード（Ｄ３）及びダイオード（Ｄ
４）は、Ｐ型半導体基板又はツインウェル（twin wel
l）又はトリプルウェル（triple well）を利用して形成
することができ、ＮＭＯＳ又はＣＭＯＳトランジスタに
形成することもできる。
ード（Ｄ２）、ダイオード（Ｄ３）及びダイオード（Ｄ
４）は、Ｐ型半導体基板又はツインウェル（twin wel
l）又はトリプルウェル（triple well）を利用して形成
することができ、ＮＭＯＳ又はＣＭＯＳトランジスタに
形成することもできる。
【００２６】前記ダイオードで電圧を印加した後、接合
領域間に電流パスが形成されウェルに漏洩電流が発生し
ない程度の空間を確保し、高電圧が印加された場合接合
ブレーキダウンが発生しない程度の接合深みを確保す
る。
領域間に電流パスが形成されウェルに漏洩電流が発生し
ない程度の空間を確保し、高電圧が印加された場合接合
ブレーキダウンが発生しない程度の接合深みを確保す
る。
【００２７】前記構成による動作を検討してみれば、ダ
イオード（Ｄ１）のソースとゲートにＶｃｃが印加され
ると、ＮＭＯＳトランジスタの閾電圧（Ｖｔｎ）ほどの
電圧が降下し、図２でのように、ｔ２後クロック１によ
りキャパシタＣ１にＶｃｃほどの電荷が印加され、前記
キャパシタＣ１によりＶｃｃほどの電荷がポンピングさ
れてノード（ＮＯ１）に‘２Ｖｃｃ−Ｖｔｎ’の電圧が
印加される。
イオード（Ｄ１）のソースとゲートにＶｃｃが印加され
ると、ＮＭＯＳトランジスタの閾電圧（Ｖｔｎ）ほどの
電圧が降下し、図２でのように、ｔ２後クロック１によ
りキャパシタＣ１にＶｃｃほどの電荷が印加され、前記
キャパシタＣ１によりＶｃｃほどの電荷がポンピングさ
れてノード（ＮＯ１）に‘２Ｖｃｃ−Ｖｔｎ’の電圧が
印加される。
【００２８】次に、ｔ３後にダイオード（Ｄ２）がター
ンオンされてノード（ＮＯ２）に‘２Ｖｃｃ−Ｖｔｎ’
が印加され、クロック２によりキャパシタＣ２にＶｃｃ
ほど電荷が印加され、前記キャパシタＣ２によりＶｃｃ
ほどの電荷がノード‘ＮＯ２’にポンピングされると、
６ｔ後ノード‘ＮＯ２’に‘３Ｖｃｃ−Ｖｔｎ−Ｖｔｐ
ｎ’が印加される。このとき、前記Ｖｔｐｎは前記ＰＭ
ＯＳトランジスタの閾電圧である。
ンオンされてノード（ＮＯ２）に‘２Ｖｃｃ−Ｖｔｎ’
が印加され、クロック２によりキャパシタＣ２にＶｃｃ
ほど電荷が印加され、前記キャパシタＣ２によりＶｃｃ
ほどの電荷がノード‘ＮＯ２’にポンピングされると、
６ｔ後ノード‘ＮＯ２’に‘３Ｖｃｃ−Ｖｔｎ−Ｖｔｐ
ｎ’が印加される。このとき、前記Ｖｔｐｎは前記ＰＭ
ＯＳトランジスタの閾電圧である。
【００２９】その次に、ｔ７後にノード‘ＮＯ３’に
‘３Ｖｃｃ−Ｖｔｎ−Ｖｔｐｎ’が印加され、クロック
１によりキャパシタＣ３にＶｃｃほどの電荷が印加さ
れ、前記キャパシタＣ３によりノード‘ＮＯ３’にＶｃ
ｃほどの電荷がポンピングされると、ｔ９後ダイオード
‘Ｄ３’がターンオンされてノード‘ＮＯ３’に‘４Ｖ
ｃｃ−Ｖｔｎ−２Ｖｔｐｎ’が印加される。
‘３Ｖｃｃ−Ｖｔｎ−Ｖｔｐｎ’が印加され、クロック
１によりキャパシタＣ３にＶｃｃほどの電荷が印加さ
れ、前記キャパシタＣ３によりノード‘ＮＯ３’にＶｃ
ｃほどの電荷がポンピングされると、ｔ９後ダイオード
‘Ｄ３’がターンオンされてノード‘ＮＯ３’に‘４Ｖ
ｃｃ−Ｖｔｎ−２Ｖｔｐｎ’が印加される。
【００３０】さらに、１１ｔ後ダイオード‘Ｄ４’がタ
ーンオンされると、ノード‘ＮＯ４’に‘４Ｖｃｃ−Ｖ
ｔｎ−３Ｖｔｐｎ’の高電圧が印加される。
ーンオンされると、ノード‘ＮＯ４’に‘４Ｖｃｃ−Ｖ
ｔｎ−３Ｖｔｐｎ’の高電圧が印加される。
【００３１】図３は、本発明の第２実施例に係る電気的
ヒューズをリペアするための高電圧発生機の断面図であ
り、ＮＭＯＳトランジスタを連結したものを示す。
ヒューズをリペアするための高電圧発生機の断面図であ
り、ＮＭＯＳトランジスタを連結したものを示す。
【００３２】このとき、前記ＮＭＯＳトランジスタはＰ
ＭＯＳトランジスタ又はＣＭＯＳトランジスタに利用す
ることができ、前記トランジスタのゲート絶縁膜は高電
圧に耐えられるよう５０〜２００Åの厚さに形成する。
ＭＯＳトランジスタ又はＣＭＯＳトランジスタに利用す
ることができ、前記トランジスタのゲート絶縁膜は高電
圧に耐えられるよう５０〜２００Åの厚さに形成する。
【００３３】図４は、本発明の第１実施例及び第２実施
例に係る高電圧発生機で用いられるキャパシタの斜視図
であり、一般にシリンダー型キャパシタに形成すること
もできるが、電荷ポンピング機能を増大させるためキャ
パシタを指型に形成したものを示す。
例に係る高電圧発生機で用いられるキャパシタの斜視図
であり、一般にシリンダー型キャパシタに形成すること
もできるが、電荷ポンピング機能を増大させるためキャ
パシタを指型に形成したものを示す。
【００３４】前記キャパシタで上部電極と下部電極は同
じ物質又は互いに異なる物質を用いて形成することがで
き、キャパシタンスを最大限確保するため上部電極と下
部電極を１００〜５００Åほど隔離させて形成する。
じ物質又は互いに異なる物質を用いて形成することがで
き、キャパシタンスを最大限確保するため上部電極と下
部電極を１００〜５００Åほど隔離させて形成する。
【００３５】さらに、誘電体膜はＯＮＯ、ＮＯ、ＰＺ
Ｔ、Ｔａ２Ｏ５又はＢＳＴ等に形成する。
Ｔ、Ｔａ２Ｏ５又はＢＳＴ等に形成する。
【００３６】
【発明の効果】以上で説明したように、本発明に係る電
気的ヒューズをリペアするための高電圧発生機を備えた
半導体装置においては、次のような効果がある。
気的ヒューズをリペアするための高電圧発生機を備えた
半導体装置においては、次のような効果がある。
【００３７】本発明においては、パッケージ工程後素子
にフェイルが発生する場合、チップ内部で電荷ポンピン
グを利用した高電圧発生機により発生した高電圧でリペ
ア工程を行うことにより、外部で印加される高電圧によ
り素子が損傷されることを防止し、それに伴う半導体素
子の工程収率及び信頼性を向上させる利点がある。
にフェイルが発生する場合、チップ内部で電荷ポンピン
グを利用した高電圧発生機により発生した高電圧でリペ
ア工程を行うことにより、外部で印加される高電圧によ
り素子が損傷されることを防止し、それに伴う半導体素
子の工程収率及び信頼性を向上させる利点がある。
【図１】本発明の第１実施例に係る電気的ヒューズをリ
ペアするための高電圧発生機の断面図である。
ペアするための高電圧発生機の断面図である。
【図２】本発明の第１実施例に係るＰＮダイオードの動
作タイミング図である。
作タイミング図である。
【図３】本発明の第２実施例に係る電気的ヒューズをリ
ペアするための高電圧発生機の断面図である。
ペアするための高電圧発生機の断面図である。
【図４】本発明の第１実施例及び第２実施例の高電圧発
生機に用いられる指型（fingertype）キャパシタの斜視
図である。
生機に用いられる指型（fingertype）キャパシタの斜視
図である。
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード ＮＯ１、ＮＯ２、ＮＯ３、ＮＯ４ ノード
Claims (6)
- 【請求項１】 ソースとゲートでＶｃｃが印加され、ド
レインが第１ノードに連結されたＮＭＯＳトランジスタ
と、 ソースとゲートが前記第１ノードに連結され、ドレイン
が第２ノードに連結された第１ＰＭＯＳトランジスタ
と、 前記第１ノードとＶｃｃを印加するクロック１に連結さ
れ、前記第１ノードにＶｃｃをポンピングする第１キャ
パシタＣ１と、 ソースとゲートが前記第２ノードに連結され、ドレイン
が第３ノードに連結された第２ＰＭＯＳトランジスタ
と、 前記第２ノードとＶｃｃを印加するクロック２に連結さ
れ、前記第２ノードにＶｃｃをポンピングする第２キャ
パシタＣ２と、 ソースとゲートが前記第３ノードに連結され、ドレイン
が高電圧出力端の第４ノードに連結された第３ＰＭＯＳ
トランジスタと、 前記第３ノードと前記クロック１に連結され、前記第３
ノードにＶｃｃをポンピングする第３キャパシタＣ３
と、 前記第３ＰＭＯＳトランジスタのドレインと、Ｖｓｓの
間の第４キャパシタＣ４を含んでなることを特徴とする
電気的ヒューズをリペアするための高電圧発生機を備え
た半導体装置。 - 【請求項２】 前記ＮＭＯＳトランジスタは、ＰＭＯＳ
又はＣＭＯＳトランジスタであることを特徴とする請求
項１記載の電気的ヒューズをリペアするための高電圧発
生機を備えた半導体装置。 - 【請求項３】 前記ＮＭＯＳトランジスタのゲートとソ
ースは、互いに異なるノードに連結されることを特徴と
する請求項１記載の電気的ヒューズをリペアするための
高電圧発生機を備えた半導体装置。 - 【請求項４】 ソースとゲートに電源電圧が印加され、
ドレインが第１ノードに連結された第１ＮＭＯＳトラン
ジスタと、 ソースとゲートが前記第１ノードに連結され、ドレイン
が第２ノードに連結された第１ＰＭＯＳトランジスタ
と、 前記第１ノードとＶｃｃを印加するクロック１に連結さ
れ、前記第１ノードにＶｃｃをポンピングする第１キャ
パシタＣ１と、 ソースとゲートが前記第２ノードに連結され、ドレイン
が第３ノードに連結された第２ＰＭＯＳトランジスタ
と、 前記第２ノードとＶｃｃを印加するクロック２に連結さ
れ、前記第２ノードにＶｃｃを印加する第２キャパシタ
Ｃ２と、 前記第３ノードと前記クロック１に連結され、前記第３
ノードにＶｃｃをポンピングする第３キャパシタＣ３
と、 ソースが前記第３ノードに連結され、ドレインが高電圧
出力端に連結される第２ＮＭＯＳトランジスタを含んで
なることを特徴とする電気的ヒューズをリペアするため
の高電圧発生機を備えた半導体装置。 - 【請求項５】 前記第１ＮＭＯＳトランジスタと第２Ｎ
ＭＯＳトランジスタは、ＰＭＯＳ又はＣＭＯＳトランジ
スタに形成されることを特徴とする請求項４記載の電気
的ヒューズをリペアするための高電圧発生機を備えた半
導体装置。 - 【請求項６】 前記第１ＮＭＯＳトランジスタと第２Ｎ
ＭＯＳトランジスタのゲート絶縁膜は、５０〜２００Å
の厚さで形成されることを特徴とする請求項１記載の電
気的ヒューズをリペアするための高電圧発生機を備えた
半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990014153A KR20000066798A (ko) | 1999-04-21 | 1999-04-21 | 전기적 퓨즈를 리페어하기 위한 고전압발생기 |
| KR14153/1999 | 1999-04-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340664A true JP2000340664A (ja) | 2000-12-08 |
Family
ID=19581257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000119386A Withdrawn JP2000340664A (ja) | 1999-04-21 | 2000-04-20 | 電気的ヒューズをリペアするための高電圧発生機を備えた半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000340664A (ja) |
| KR (1) | KR20000066798A (ja) |
| TW (1) | TW464921B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160017892A (ko) * | 2014-08-07 | 2016-02-17 | 엘지디스플레이 주식회사 | 박막 트랜지스터의 리페어 방법 |
-
1999
- 1999-04-21 KR KR1019990014153A patent/KR20000066798A/ko not_active Application Discontinuation
-
2000
- 2000-04-20 JP JP2000119386A patent/JP2000340664A/ja not_active Withdrawn
- 2000-04-21 TW TW089107541A patent/TW464921B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160017892A (ko) * | 2014-08-07 | 2016-02-17 | 엘지디스플레이 주식회사 | 박막 트랜지스터의 리페어 방법 |
| KR102126551B1 (ko) | 2014-08-07 | 2020-06-24 | 엘지디스플레이 주식회사 | 박막 트랜지스터의 리페어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000066798A (ko) | 2000-11-15 |
| TW464921B (en) | 2001-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4992149B2 (ja) | モス構造のアンチヒューズを利用したメモリリペア回路 | |
| US6469923B1 (en) | Semiconductor device with programming capacitance element | |
| US8254198B2 (en) | Anti-fuse element | |
| US6038168A (en) | Hot-electron programmable latch for integrated circuit fuse applications and method of programming therefor | |
| JP2002064143A (ja) | フューズプログラム回路 | |
| KR20140086166A (ko) | 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법 | |
| KR890001847B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
| JP3848022B2 (ja) | 電気フューズ素子を備えた半導体集積回路装置 | |
| KR100307341B1 (ko) | 가용성셀및가용성셀어레이 | |
| US7085179B2 (en) | Integrated circuit having a non-volatile memory cell transistor as a fuse device | |
| US8492798B1 (en) | Electrical fuse with sacrificial contact | |
| KR20100060149A (ko) | 반도체 장치에서의 인버터 타입 안티 퓨즈회로 | |
| JP2000340664A (ja) | 電気的ヒューズをリペアするための高電圧発生機を備えた半導体装置 | |
| US7706166B2 (en) | Semiconductor memory device comprising memory element programming circuits having different programming threshold power supply voltages | |
| US20050013188A1 (en) | Read/program potential generating circuit | |
| KR100519513B1 (ko) | 앤티퓨즈의 프로그래밍장치를 갖는 리페어회로 | |
| KR20030083610A (ko) | 반도체 회로 및 반도체 회로의 퓨즈를 판독하는 방법 | |
| KR100359161B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| US8472234B2 (en) | Anti-fuse circuit and integrated circuit including the same | |
| KR0183857B1 (ko) | 반도체 메모리 장치의 번인 스트레스 제어 회로 | |
| JP3088369B2 (ja) | ダイナミック型半導体記憶装置 | |
| KR100334865B1 (ko) | 반도체소자의퓨즈형성방법 | |
| KR100526454B1 (ko) | 앤티퓨즈의 프로그래밍장치를 갖는 리페어회로 | |
| KR100780654B1 (ko) | 안티퓨즈 리페어회로 및 방법 | |
| KR100739264B1 (ko) | 반도체 메모리 소자의 퓨즈 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |