KR20100060149A - 반도체 장치에서의 인버터 타입 안티 퓨즈회로 - Google Patents

반도체 장치에서의 인버터 타입 안티 퓨즈회로 Download PDF

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KR20100060149A
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Abstract

흡습성 불량을 해결하고 칩 점유면적의 부담을 줄임은 물론, 저전압에서 퓨즈 프로그래밍을 신뢰성 있게 행할 수 있는 반도체 장치에서의 인버터 타입 안티 퓨즈회로가 개시된다. 그러한 반도체 장치에서의 인버터 타입 안티 퓨즈회로는, 퓨즈 프로그램이 게이트 유도 드레인 리키지에 의한 STI 트랩방식으로 이루어지도록 하기 위해, 게이트가 구동전원전압 단에 연결되고 소오스가 안티패드 터미널에 연결되며 퓨즈 프로그램 시 턴오프 상태에서 상기 소오스로 AC를 수신하여 퓨즈 프로그램을 행하는 피형 모오스 트랜지스터와; 상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 접지전압에 연결되며 게이트로 프로그램 제어신호를 수신하는 엔형 모오스 트랜지스터를 구비한다. 본 발명의 실시예에 따르면, 피형 모오스 트랜지스터를 안티 퓨즈로서 이용하여 저전압에서 퓨즈 프로그래밍을 신뢰성 있게 행하는 효과가 있다.
반도체 메모리 장치, 디램, 안티 퓨즈, STI 트랩, 퓨즈 프로그램

Description

반도체 장치에서의 인버터 타입 안티 퓨즈회로{Anti fuse circuit of inverter type in semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치에 채용될 수 있는 인버터 타입 안티 퓨즈회로에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리와 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 메인 메모리로서 흔히 채용되고 있다.
통상적인 데이터 처리 시스템에 채용되는 다이나믹 랜덤 억세스 메모리 장치(이하 DRAM)는 시스템 버스를 통해 마이크로 프로세싱 유닛과 연결되어 메인 메모리로서 기능한다. 즉, 데이터 처리 시스템의 마이크로 프로세싱 유닛은 시스템 버스를 통해 플래시 메모리와 연결되어 상기 플래시 메모리에 저장된 프로그램에 따라 설정된 프로세싱 동작을 행하여 구동부를 제어한다. 상기 구동부의 제어 시에 상기 마이크로 프로세싱 유닛은 프로세싱 동작을 위해 상기 DRAM의 메모리 셀에 데이터를 라이트하고 라이트된 데이터를 메모리 셀로부터 리드하는 데이터 억세싱 동작을 수행한다.
상기한 DRAM에서 결함 셀을 스페어 셀로 대치하는 리던던시 동작이나 내부의 데이터 억세싱 동작에 필요한 모드 선택 또는 테스트 시에만 필요한 동작을 위해, 메모리 셀과는 별도로 필요한 정보를 저장하는 퓨즈 소자들이 채용되어진다.
상기 DRAM에서 사용되는 전기적 퓨즈의 종류는 매우 다양하다.
도 1은 통상적인 레이저 퓨즈 또는 폴리 퓨즈의 회로 구조를 보여주는 도면이다. 도 1의 경우에는 하나의 퓨즈는 폴리실리콘 재질로 만들어 질 수 있으며, 레이저에 의한 멜팅 현상을 이용하게 되면 레이저 퓨즈로 불려지고, 과전류를 공급하여 일렉트로 마이그레이션이 일어나도록 하여 캐소드와 애노드 간의 가는 부분이 전류 블로잉되면 e-폴리 퓨즈로서 칭해진다.
도 1과 같은 레이저 퓨즈는 퓨즈 프로그래밍을 위해 절연막 등으로 덮여 있는 퓨즈박스를 오픈 해야한다. 그 오픈된 부분은 칩 내의 다른 부위와 비교할 경우에 외부 공격으로부터 상대적으로 취약한 상태이다. 따라서, 이로 인하여 흡습에 의한 부식불량이나 레이저 블로잉 시 파티클에 의한 레이저 블로잉 불량이 종종 발생된다.
도 2는 통상적인 안티 퓨즈의 제조 단면과 안티 퓨즈 채용회로의 구조를 보여주는 도면이다. 도 2에서 보여지는 바와 같이 안티 퓨즈 채용회로에서 채용된 안티 퓨즈는 절연막 예컨대 게이트 옥사이드나 캡 옥사이드의 브레이크 다운을 이용 하는 퓨즈 소자이다. 도 2에서 MC는 메탈 콘택, BC는 버팅 콘택, SP는 스토리지 폴리실리콘, PP는 플레이트 폴리실리콘을 각기 칭한다.
이외에도 통상적인 퓨즈소자로서는 핫 캐리어(Hot Carrier) 인젝션을 이용한 플로팅 게이트 퓨즈(불휘발성 메모리 셀 이용) 및 PermSRAM(HC 인젝션) 퓨즈 등이 알려져 있다.
상기한 바와 같은 다양한 전기적 퓨즈들은 퓨즈구조에 따라 적정 프로그램 전압(Vpgm)과 프로그램 전류(Ipgm)와 프로그램 시간이 주어져야 퓨징이 가능하게 된다.
도 3은 도 2중 안티 퓨즈 채용회로를 별도로 보여주는 도면으로서, 피형 모오스 트랜지스터들(P1,P2,P3 ) 및 엔형 모오스 트랜지스터들(N4,N5) 및 인버터(IN1)로 구성된 퓨즈 프로그램 신호 구동부는 엔형 모오스 트랜지스터(N3)의 채널을 통해 연결되며 커패시터(C1), 엔형 모오스 트랜지스터들(N1,N2)로 구성된 퓨즈회로를 채용한다.
도 3에서 보여지는 안티 퓨즈 회로는 도 4에 별도로 도시된다. 도 4는 도 3중 안티 퓨즈 회로를 독립적으로 보여주는 도면으로서, 도 1과 같은 구조에서 발생되는 흡습성 불량을 해소할 수 있는 퓨즈 구조이다. 그러나 도 4의 안티 퓨즈 회로 역시 메탈 콘택을 통해 안티 패드와 연결되는 게이트 산화막 또는 캡 산화막을 제조하는 것에 의해, 도 4에서 보여지는 바와 같은 커패시터(C1)를 만들어야 하므로, 칩 내에서 점유면적의 증가를 야기한다.
결국, 폴리 퓨즈나 도 4에서 보여지는 바와 같은 안티 퓨즈 회로의 경우에는 퓨즈 소자들이 형성되는 퓨즈 박스가 필요하게 되므로 점유면적의 부담이 심한 문제가 있다.
따라서, 본 발명의 목적은 흡습성 불량을 해결하고 칩 점유면적의 부담을 줄일 수 있는 퓨즈회로를 제공함에 있다.
본 발명의 다른 목적은 퓨즈 프로그래밍을 신뢰성 있게 행할 수 있는 반도체 장치에서의 인버터 타입 안티 퓨즈회로를 제공함에 있다.
본 발명의 또 다른 목적은 STI 트랩 효율이 높은 퓨즈 프로그래밍을 행할 수 있는 반도체 메모리 장치에서의 인버터 타입 안티 퓨즈회로를 제공함에 있다.
본 발명의 또 다른 목적은 AC 방식으로 STI 전자 트랩량을 많게 할 수 있는 반도체 메모리 장치에서의 인버터 타입 안티 퓨즈회로를 제공함에 있다.
본 발명의 또 다른 목적은 고주파 펄스 인가 방식으로 STI 전자 트랩량을 많게 할 수 있는 반도체 메모리 장치에서의 인버터 타입 안티 퓨즈회로를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 반도체 장치에서의 인버터 타입 안티 퓨즈회로는,
퓨즈 프로그램이 게이트 유도 드레인 리키지에 의한 STI 트랩방식으로 이루 어지도록 하기 위해, 게이트가 구동전원전압 단에 연결되고 소오스가 안티패드 터미널에 연결되며 퓨즈 프로그램 시 턴오프 상태에서 상기 소오스로 AC를 수신하여 퓨즈 프로그램을 행하는 피형 모오스 트랜지스터와;
상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 접지전압에 연결되며 게이트로 프로그램 제어신호를 수신하는 엔형 모오스 트랜지스터를 구비한다.
본 발명의 실시예에서, 상기 AC는 약 4볼트 이하의 저전압 펄스이며, 상기 저전압 펄스는 약 1MHz 내지 수 기가 헤르츠(GHz) 범위의 주파수를 가질 수 있다.
또한, 상기 피형 모오스 트랜지스터에 의한 상기 STI 트랩방식의 효율을 높이기 위해 채널 내에 복수의 서브 STI 영역이 더 형성될 수 있으며, 상기 서브 STI 영역은 적어도 2개 이상으로 형성될 수 있다.
본 발명의 실시예에서 상기 구동전원전압 단에는 내부 동작전원전압보다 낮은 전압이 인가될 수 있으며, 상기 프로그램 제어신호는 어드레스 신호 또는 선택 신호가 될 수 있다.
본 발명의 실시예적 다른 양상(another aspect)에 따른 반도체 메모리 장치에서의 인버터 타입 안티 퓨즈회로는,
퓨즈 프로그램이 게이트 유도 드레인 리키지에 의한 STI 트랩방식으로 이루어지도록 하기 위해, 게이트가 구동전원전압 단에 연결되고 소오스가 안티패드 터미널에 연결되며 퓨즈 프로그램 시 턴오프 상태에서 상기 소오스로 인가되는 펄스신호에 응답하여 퓨즈 프로그램을 행하는 피형 모오스 트랜지스터와;
상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 접지전압에 연결되며 게이트로 선택신호를 수신하는 엔형 모오스 트랜지스터를 구비한다.
본 발명의 실시예에서, 상기 펄스 신호는 약 1MHz 의 설정된 주파수로 0볼트에서 약 4볼트까지의 범위로 스윕하는 저전압 펄스 신호일 수 있으며, 상기 피형 모오스 트랜지스터에 의한 상기 STI 트랩방식의 효율을 높이기 위해 채널 내에 적어도 3개 이상의 서브 STI 영역이 더 형성될 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 흡습성 불량을 해결하고 칩 점유면적의 부담을 줄임은 물론, 피형 모오스 트랜지스터를 퓨즈 소자로서 이용하여 저전압에서 퓨즈 프로그래밍을 신뢰성 있게 행할 수 있는 효과가 있다.
이하에서는 본 발명의 실시예에 따라, 인버터 타입 안티 퓨즈회로에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작 및 그와 관련된 통상적 내부 회로들, 그리고 통상적인 퓨즈회로를 통한 퓨즈 프로그래밍은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 5는 본 발명의 실시예에 따른 인버터 타입 안티 퓨즈 회로도이다.
도 5를 참조하면, 피형 모오스 트랜지스터(P1) 및 엔형 모오스 트랜지스터(N1)로 구성되는 인버터 타입 안티 퓨즈회로가 보여진다. 또한, 도 6은 컨벤셔날 기술에 따른 퓨즈 프로그래밍 방식을 설명하기 위해 제시된 도면이고, 도 7은 도 5의 안티 퓨즈 회로를 고주파 펄스를 이용하여 퓨즈 프로그래밍을 수행하는 것을 보여주기 위해 제시된 도면이다.
도 5에서 상기 피형 모오스 트랜지스터(P1)는 퓨즈 프로그램이 게이트 유도 드레인 리키지(Gate Induced Drain Leakage)에 의한 STI(Shallow Trench Isolation)트랩(trap)방식으로 이루어지도록 하기 위해, 게이트가 구동전원전압 단에 연결되고 소오스가 안티패드 터미널에 연결되며 퓨즈 프로그램 시 턴오프 상태에서 상기 소오스로 고주파 펄스 신호로서 인가되는 AC를 도 7에서 보여지는 바와 같이 수신하여 퓨즈 프로그램을 행한다.
도 5에서 상기 엔형 모오스 트랜지스터(N1)는 상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 접지전압(VSS)에 연결되며 게이트로 프로그램 제어신호(SEL)를 수신한다.
상기 구동전원전압 단에는 내부 동작전원전압보다 낮은 약 4볼트 정도의 고 전압(VPP)이 인가될 수 있으며, 상기 프로그램 제어신호(SEL)는 어드레스 신호 또는 선택 신호가 될 수 있다.
퓨즈 소자로서 동작하는 상기 피형 모오스 트랜지스터(P1)가 프로그램 되었는 가의 유무에 따라 출력 노드(ND)에는 하이 또는 로우의 신호가 나타나게 되며, 퓨즈 프로그램의 원리는 상기 피형 모오스 트랜지스터(P1)의 형성영역을 정의하는 소자 분리막 즉 STI 영역에 전자들을 포획되도록 하는 것이다. STI 영역에의 전자 트랩은 상기한 바와 같은 게이트 유도 드레인 리키지(Gate Induced Drain Leakage) 현상을 이용한다.
결국, 본 발명의 실시예에서는 STI로의 전자 트랩량을 보다 많게 하기 위해 게이트 유도 드레인 리키지(Gate Induced Drain Leakage) 시에 고주파 펄스 신호를 도 7에서 보여지는 바와 같이 안티 패드를 통해 인가한다.
상기 AC가 되는 고주파 펄스 신호는 약 4볼트 이하의 저전압 펄스이며, 상기 저전압 펄스는 약 1MHz 내지 수 기가 헤르츠(GHz)범위의 주파수를 가질 수 있다. 이에 비해 컨벤셔날 기술인 도 6의 경우에는 AC 인가방식이 아닌 DC 인가방식을 취해왔기 때문에 4볼트 보다 높은 고전압이 인가되었다. 결국, DC 바이어스 트랩 방식의 안티 퓨즈는 고전압을 사용하여야 하고 트랩되는 전자 포획량도 만족스럽지 못하였다.
도 5의 구조는 퓨즈 소자의 기능을 피형 모오스 트랜지스터(P1)가 수행하는 구조이므로 도 4에서 보여지는 커패시터(C1)가 제거된다. 즉, PMOS 트랜지스터(P1)는 오프 리키지를 이용하여 퓨즈 기능을 수행하게 된다.
도 8은 도 7에 따른 STI 전자 트랩 현상의 효과를 컨벤셔날 기술과 비교하여 보인 도면이고, 도 9는 도 7에 따른 STI 전자 트랩 량을 컨벤셔날 기술과 비교하여 보인 그래프이다.
또한, 도 10은 도 7의 피형 모오스 트랜지스터의 채널에 STI 영역들이 형성된 것을 보여주는 도면이다.
먼저, 도 10을 참조하면, 상기 피형 모오스 트랜지스터(P1)에 의한 상기 STI 트랩방식의 효율을 높이기 위해 드레인-소오스 채널 내에 복수의 서브 STI 영역들(106,107,108)이 더 형성된 것이 보여진다. 즉, 좌측에 도시된 컨벤셔날 STI 구조(100)에 비해 우측에 도시된 본 발명의 실시예의 STI 구조(110)에는 메인 STI 영역(105)에 더하여 내부에 3개의 서브 STI 영역들(106,107,108)이 형성된 것이 보여진다. 이에 따라 전자 트랩영역들(A3,A4)를 합하면 상기 컨벤셔날 STI 구조(100)에 비해 본 발명의 실시예의 STI 구조(110)가 훨씬 더 트랩 영역들이 많음을 알 수 있다. 도 10의 STI 구조(110)의 채용은 증폭회로 등 부수의 주변회로를 요구하지 않으므로, 퓨즈 소자가 단순한 인버터 형태로만 구현될 수 있게 한다. 도 10에서 게이트는 101, 소오스는 102, 드레인은 104로 라벨링되었다.
이제 도 8을 참조하여 도 7에 따른 STI 전자 트랩 현상의 효과가 컨벤셔날 기술과 비교 설명될 것이다. 도 8에서 제1 케이스(CA1)은 도 6과 같이 DC 바이어스에 의한 트랩을 보인 것이고, 제2 케이스(CA2) 및 제3 케이스(CA3)는 도 7에 따른 AC 펄스 인가에 의한 트랩 방식을 보인 것이다.
제2 케이스(CA2)에서 소오스에 0볼트를 인가하여 게이트 유도 드레인 리키 지(Gate Induced Drain Leakage)가 발생되게 한 이후에 제3 케이스(CA3)에서 보여지는 바와 같이 소오스 전압을 4볼트로 상승시키면 많은 량의 전자들이 가속되어 STI 영역에 트랩되는 것이 도식적으로 보여진다. 이 경우에 게이트 전압은 4볼트, 드레인 전압은 -0.3볼트, 네거티브 전압인 Vb 전압은 약 4볼트 정도이다. 결국, 에지 리키지 패쓰의 험프가 상대적으로 크게 된다.
본 발명의 실시예의 경우에, 하이 프리퀀시 펄스를 인가하여 STI에 전자 트랩을 형성하되, 낮은 전압에서 행한다. 결국, 퓨즈 프로그램은 피형 모오스 트랜지스터의 오프상태에서 시작하고, 소오스 단자에 AC 하이 프리퀀시를 인가하여 유도된 게이트 인듀스드 드레인 리키지(GIDL)일렉트론을 드레인 사이드로 가속시켜서 STI 막에 트랩시키는 것이다.
도 9는 도 7에 따른 STI 전자 트랩량을 컨벤셔날 기술과 비교하여 보인 그래프이다. 그래프 91은 컨벤셔날 기술에 따른 것이고, 그래프 92는 본 발명의 실시예의 AC 인가 트랩방식에 따른 것이다. 도 9에서 가로축은 게이트 전압을 세로축은 드레인 전류를 보여준다. 동일한 전압 조건에서도 트랩 량은 차이를 보여주고 있으며 주파수가 증가할수록 차아지 트랩 량은 많아진다. 각 그래프 내에는 바이어스 및 측정 조건이 표시되어 있다.
본 발명의 실시예에 따른 안티 퓨즈는 종래의 퓨즈 박스나 퓨즈 소자를 제거한다. 그리고 PMOS 트랜지스터의 STI 트랩을 유도하여 드레인-소오스 간의 누설전류를 이용하는 것을 특징으로 하며 낮은 전압에서 트랩이 가능하게 된다.
결국, 종래의 레이저 퓨징과 안티 퓨징 방식에서 어려움을 겪고 있는 사이즈 축소 문제와 신뢰성 문제를 새로운 투자 없이 해결하고 향후 개발되는 차세대 제품에 적용할 수 있게 됨으로써 제품 경쟁력이 뛰어난 구조를 제공하는 이점이 있다.
본 발명의 실시예의 경우에는 DC 바이어스 트랩 방식을 배제하고 저전압 프로그램 가능한 피모스 FET 타입 안티퓨즈 구조를 제공하였다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 고주파 펄스의 형태나 주파수 및 인버터의 등가적 연결 구성을 다르게 할 수 있을 것이다.
또한, DRAM에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM 등과 같은 타의 휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용 가능할 것이다.
도 1은 통상적인 레이저 퓨즈 또는 폴리 퓨즈의 회로 구조를 보여주는 도면
도 2는 통상적인 안티 퓨즈의 제조 단면과 안티 퓨즈 채용회로의 구조를 보여주는 도면
도 3은 도 2중 안티 퓨즈 채용회로를 별도로 보여주는 도면
도 4는 도 3중 안티 퓨즈 회로를 독립적으로 보여주는 도면
도 5는 본 발명의 실시예에 따른 인버터 타입 안티 퓨즈 회로도
도 6은 컨벤셔날 기술에 따른 퓨즈 프로그래밍 방식을 설명하기 위해 제시된 도면
도 7은 도 5의 안티 퓨즈 회로를 고주파 펄스를 이용하여 퓨즈 프로그래밍을 수행하는 것을 보여주기 위해 제시된 도면
도 8은 도 7에 따른 STI 전자 트랩 현상의 효과를 컨벤셔날 기술과 비교하여 보인 도면
도 9는 도 7에 따른 STI 전자 트랩량을 컨벤셔날 기술과 비교하여 보인 그래프
도 10은 도 7의 피형 모오스 트랜지스터의 채널에 STI 영역들이 형성된 것을 보여주는 도면

Claims (10)

  1. 퓨즈 프로그램이 게이트 유도 드레인 리키지에 의한 STI 트랩방식으로 이루어지도록 하기 위해, 게이트가 구동전원전압 단에 연결되고 소오스가 안티패드 터미널에 연결되며 퓨즈 프로그램 시 턴오프 상태에서 상기 소오스로 AC를 수신하여 퓨즈 프로그램을 행하는 피형 모오스 트랜지스터와;
    상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 접지전압에 연결되며 게이트로 프로그램 제어신호를 수신하는 엔형 모오스 트랜지스터를 구비하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
  2. 제1항에 있어서, 상기 AC는 약 4볼트 이하의 저전압 펄스임을 특징으로 하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
  3. 제2항에 있어서, 상기 저전압 펄스는 약 1MHz 내지 수 GHz 범위의 주파수를 가짐을 특징으로 하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
  4. 제1항에 있어서, 상기 피형 모오스 트랜지스터에 의한 상기 STI 트랩방식의 효율을 높이기 위해 채널 내에 복수의 서브 STI 영역이 더 형성됨을 특징으로 하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
  5. 제4항에 있어서, 상기 서브 STI 영역은 적어도 2개 이상임을 특징으로 하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
  6. 제1항에 있어서, 상기 구동전원전압 단에는 내부 동작전원전압보다 낮은 전압이 인가됨을 특징으로 하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
  7. 제1항에 있어서, 상기 프로그램 제어신호는 어드레스 신호 또는 선택 신호가 됨을 특징으로 하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
  8. 퓨즈 프로그램이 게이트 유도 드레인 리키지에 의한 STI 트랩방식으로 이루어지도록 하기 위해, 게이트가 구동전원전압 단에 연결되고 소오스가 안티패드 터미널에 연결되며 퓨즈 프로그램 시 턴오프 상태에서 상기 소오스로 인가되는 펄스신호에 응답하여 퓨즈 프로그램을 행하는 피형 모오스 트랜지스터와;
    상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 접지전압에 연결되며 게이트로 선택신호를 수신하는 엔형 모오스 트랜지스터를 구비하는 반도체 메모리 장치에서의 인버터 타입 안티 퓨즈회로.
  9. 제8항에 있어서, 상기 펄스 신호는 약 1MHz 의 설정된 주파수로 0볼트에서 약 4볼트까지의 범위로 스윕하는 저전압 펄스 신호임을 특징으로 하는 반도체 메모리 장치에서의 인버터 타입 안티 퓨즈회로.
  10. 제9항에 있어서, 상기 피형 모오스 트랜지스터에 의한 상기 STI 트랩방식의 효율을 높이기 위해 채널 내에 적어도 3개 이상의 서브 STI 영역이 더 형성됨을 특징으로 하는 반도체 장치에서의 인버터 타입 안티 퓨즈회로.
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