JPH06236699A - 半導体メモリ・リダンダンシ回路 - Google Patents
半導体メモリ・リダンダンシ回路Info
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- JPH06236699A JPH06236699A JP4156674A JP15667492A JPH06236699A JP H06236699 A JPH06236699 A JP H06236699A JP 4156674 A JP4156674 A JP 4156674A JP 15667492 A JP15667492 A JP 15667492A JP H06236699 A JPH06236699 A JP H06236699A
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Abstract
(57)【要約】
【目的】プログラムが容易かつ確実であると共に安価に
でき、しかもパッケージされた後でも欠陥の生じたアド
レスに対するプログラムやその消去を行なえる半導体メ
モリのリダンダンシ回路を提供する。 【構成】従来のリンクヒューズの代りにＦＬＯＴＯＸト
ランジスタを使用し、そのＦＬＯＴＯＸトランジスタを
プログラムまたは消去するための基準電圧印加回路と高
電圧駆動回路とを備えた半導体メモリのリダンダンシ回
路。 【構成】
でき、しかもパッケージされた後でも欠陥の生じたアド
レスに対するプログラムやその消去を行なえる半導体メ
モリのリダンダンシ回路を提供する。 【構成】従来のリンクヒューズの代りにＦＬＯＴＯＸト
ランジスタを使用し、そのＦＬＯＴＯＸトランジスタを
プログラムまたは消去するための基準電圧印加回路と高
電圧駆動回路とを備えた半導体メモリのリダンダンシ回
路。 【構成】
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリのリダンダ
ンシ回路に関するものであり、特にＦＬＯＴＯＸ（Floa
ting-gate tuneling oxide）トランジスタを使用するこ
とによって、パッケージされたチップ状態においても所
望のアドレスに対してリダンダンシ・メモリが動作する
ようにプログラムすることが出来、またそのプログラム
を消去することが出来るように構成された半導体メモリ
用のリダンダンシ回路に関するものである。
ンシ回路に関するものであり、特にＦＬＯＴＯＸ（Floa
ting-gate tuneling oxide）トランジスタを使用するこ
とによって、パッケージされたチップ状態においても所
望のアドレスに対してリダンダンシ・メモリが動作する
ようにプログラムすることが出来、またそのプログラム
を消去することが出来るように構成された半導体メモリ
用のリダンダンシ回路に関するものである。
【０００２】
【従来の技術】従来の半導体メモリにおいては、或るア
ドレスのメモリセルに欠陥がある場合、そのアドレスは
リダンダンシ・メモリを使用するようにリンクヒューズ
を使用して特定アドレスをプログラム（そのアドレスは
予備のメモリを使用するようにセットすること）した
が、リンクヒューズの使用は多くの問題点を起してい
る。
ドレスのメモリセルに欠陥がある場合、そのアドレスは
リダンダンシ・メモリを使用するようにリンクヒューズ
を使用して特定アドレスをプログラム（そのアドレスは
予備のメモリを使用するようにセットすること）した
が、リンクヒューズの使用は多くの問題点を起してい
る。
【０００３】図５は従来のリダンダンシ回路の回路図で
あり、図６はリンクヒューズの構成と動作を説明するた
めの断面図である。図５に示すように、従来のリダンダ
ンシ回路においては、欠陥のあるメモリセルのアドレス
の代りにスペア行や列を使用するために、欠陥のあるア
ドレスに対応したトランジスタのドレインに連結されて
いるリンクヒューズを、レーザ・リペア装置を利用する
か、または電気的に過電流を流して熔断するようになっ
ている。ここで使用されるリンクヒューズは、例えば、
図６（Ａ）に図示されたように、シリコン基板１０上の
厚いオキサイド層１１とその上のポリサイド層１２、ま
たその上のＬＴＯ１３およびＰＳＧまたはＢＰＳＧ層１
４で構成されている。図６（Ａ）はプログラム前、すな
わちリンクヒューズを熔断する前の構造を示しており、
図６（Ｂ）はプログラム後、すなわち熔断した後のリン
クヒューズの構造を示している。図６（Ｂ）において、
実線ｖで示す状態は、熔断した部位が適正であった場
合、破線ｗで示す状態は、レーザ・リペア装置の位置の
正確度やレーザ・ビームの強さによって熔断部位が適正
線ｖよりも不足して切断されなかった場合、破線ｕは過
度に掘れてシリコン基板１０まで損傷させた場合、をそ
れぞれ示している。
あり、図６はリンクヒューズの構成と動作を説明するた
めの断面図である。図５に示すように、従来のリダンダ
ンシ回路においては、欠陥のあるメモリセルのアドレス
の代りにスペア行や列を使用するために、欠陥のあるア
ドレスに対応したトランジスタのドレインに連結されて
いるリンクヒューズを、レーザ・リペア装置を利用する
か、または電気的に過電流を流して熔断するようになっ
ている。ここで使用されるリンクヒューズは、例えば、
図６（Ａ）に図示されたように、シリコン基板１０上の
厚いオキサイド層１１とその上のポリサイド層１２、ま
たその上のＬＴＯ１３およびＰＳＧまたはＢＰＳＧ層１
４で構成されている。図６（Ａ）はプログラム前、すな
わちリンクヒューズを熔断する前の構造を示しており、
図６（Ｂ）はプログラム後、すなわち熔断した後のリン
クヒューズの構造を示している。図６（Ｂ）において、
実線ｖで示す状態は、熔断した部位が適正であった場
合、破線ｗで示す状態は、レーザ・リペア装置の位置の
正確度やレーザ・ビームの強さによって熔断部位が適正
線ｖよりも不足して切断されなかった場合、破線ｕは過
度に掘れてシリコン基板１０まで損傷させた場合、をそ
れぞれ示している。
【０００４】次に、従来のアドレスサプレションを利用
した半導体メモリのリダンダンシ回路の動作を図５の図
面に基づいて説明する。ＳＰＡＲＥ ＥＮＢ信号（下線
はＳＰＡＲＥ ＥＮＢ信号の反転信号を示す）は、動作
状態においては常に“０”状態になっており、基準線Ｂ
には“１”が印加されている。プログラムされていない
状態、すなわち或るアドレスに対して予備のメモリを使
用するようにセットしていない状態では、それぞれのゲ
ートが直接またはインバータを介してアドレスライン
（Ａ０、Ａ０）、（Ａ１、Ａ１）、……、（Ａｎ、Ａ
ｎ）の各双に連結された２個のトランジスタの中のいず
れか一つは常にオン状態になる。すなわち、ヒューズの
付いたトランジスタ等の総数である２（ｎ＋１）個中の
ｎ＋１個は常にオンになる。上記各トランジスタのソー
スは接地されているので、上記各トランジスタのうちの
１個でもオンになれば、基準線Ｂは接地されてその電圧
は“０”状態になり、このときスペア信号ＳＰＡＲＥは
“０”になる。
した半導体メモリのリダンダンシ回路の動作を図５の図
面に基づいて説明する。ＳＰＡＲＥ ＥＮＢ信号（下線
はＳＰＡＲＥ ＥＮＢ信号の反転信号を示す）は、動作
状態においては常に“０”状態になっており、基準線Ｂ
には“１”が印加されている。プログラムされていない
状態、すなわち或るアドレスに対して予備のメモリを使
用するようにセットしていない状態では、それぞれのゲ
ートが直接またはインバータを介してアドレスライン
（Ａ０、Ａ０）、（Ａ１、Ａ１）、……、（Ａｎ、Ａ
ｎ）の各双に連結された２個のトランジスタの中のいず
れか一つは常にオン状態になる。すなわち、ヒューズの
付いたトランジスタ等の総数である２（ｎ＋１）個中の
ｎ＋１個は常にオンになる。上記各トランジスタのソー
スは接地されているので、上記各トランジスタのうちの
１個でもオンになれば、基準線Ｂは接地されてその電圧
は“０”状態になり、このときスペア信号ＳＰＡＲＥは
“０”になる。
【０００５】次に、欠陥のある特定のアドレス、例えば
図５の例ではＡ０に対応するアドレスについて予備のメ
モリを使用するようにプログラムする場合には、ＮＭＯ
Ｓトランジスタのドレインに連結されているリンクヒュ
ーズ（図５の例では破線で囲んだヒューズ）を熔断すれ
ばよい。上記のようにプログラムしておけば、アドレス
が該当する特定のアドレスの場合、すなわち図５の例で
はＡ０になるときにのみ、基準線Ｂの電圧は“１”状態
になり、他のアドレスのときは“０”状態になる。した
がってスペア信号ＳＰＡＲＥはプログラムされた特定の
アドレスの場合にのみ“１”となり、他の場合には
“０”となる。メモリセル・アレイに連結されているリ
ダンダンシ用デコーダは、スペア信号ＳＰＡＲＥが
“０”であるときは動作せず、“１”であるときにだけ
動作して、本来のメモリセルに代わって予備の行や列の
メモリセルを動作させ、それに信号の記憶・読み出しを
行なわせる。
図５の例ではＡ０に対応するアドレスについて予備のメ
モリを使用するようにプログラムする場合には、ＮＭＯ
Ｓトランジスタのドレインに連結されているリンクヒュ
ーズ（図５の例では破線で囲んだヒューズ）を熔断すれ
ばよい。上記のようにプログラムしておけば、アドレス
が該当する特定のアドレスの場合、すなわち図５の例で
はＡ０になるときにのみ、基準線Ｂの電圧は“１”状態
になり、他のアドレスのときは“０”状態になる。した
がってスペア信号ＳＰＡＲＥはプログラムされた特定の
アドレスの場合にのみ“１”となり、他の場合には
“０”となる。メモリセル・アレイに連結されているリ
ダンダンシ用デコーダは、スペア信号ＳＰＡＲＥが
“０”であるときは動作せず、“１”であるときにだけ
動作して、本来のメモリセルに代わって予備の行や列の
メモリセルを動作させ、それに信号の記憶・読み出しを
行なわせる。
【０００６】
【発明が解決しようとする課題】上記のごとき従来のメ
モリ・リダンダンシ回路は、リンクヒューズを切断する
ために特殊なレーザ・リペア装置が必要であるとか、リ
ンクヒューズを電流で鎔断させるために高電流回路が必
要であり、レーザ・リペア装置等の投資、維持および使
用に伴う高い費用を要する。また、レーザ・リペア装置
の光線位置の正確度や強さの均一性が変わった時には、
リンクヒューズが切断されないので、プログラムに失敗
して記憶素子が不良になる場合があったり、レーザ光線
や電流の強度が強過ぎて過度に熔断した場合には、リン
クヒューズからシリコン基板に漏洩電流が生じるとか、
リンクヒューズの燃え屑が回路の他の部分に跳ね上がっ
て短絡を起こし、記憶素子が不良になる等の種々の問題
があった。
モリ・リダンダンシ回路は、リンクヒューズを切断する
ために特殊なレーザ・リペア装置が必要であるとか、リ
ンクヒューズを電流で鎔断させるために高電流回路が必
要であり、レーザ・リペア装置等の投資、維持および使
用に伴う高い費用を要する。また、レーザ・リペア装置
の光線位置の正確度や強さの均一性が変わった時には、
リンクヒューズが切断されないので、プログラムに失敗
して記憶素子が不良になる場合があったり、レーザ光線
や電流の強度が強過ぎて過度に熔断した場合には、リン
クヒューズからシリコン基板に漏洩電流が生じるとか、
リンクヒューズの燃え屑が回路の他の部分に跳ね上がっ
て短絡を起こし、記憶素子が不良になる等の種々の問題
があった。
【０００７】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、プログラムが容易
かつ確実であると共に安価に実現することが出来、しか
もパッケージされた後のチップ状態においても欠陥の生
じたアドレスに対するプログラムやその消去を行なうこ
との出来る半導体メモリ・リダンダンシ回路を提供する
ことを目的とする。
解決するためになされたものであり、プログラムが容易
かつ確実であると共に安価に実現することが出来、しか
もパッケージされた後のチップ状態においても欠陥の生
じたアドレスに対するプログラムやその消去を行なうこ
との出来る半導体メモリ・リダンダンシ回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、半導体メモリの特定のアドレスに対して予備の
メモリセルを使用させるためのスペア信号を発生するリ
ダンダンシ回路において、スペア信号を発生させるため
に所定電圧を与えられる基準線と、上記基準線に上記所
定電圧を印加する基準電圧印加回路と、上記基準線にそ
れぞれ接続された２以上のＦＬＯＴＯＸトランジスタ
と、アドレスラインに連結され、上記ＦＬＯＴＯＸトラ
ンジスタのゲイトに所定電圧を印加する上記ＦＬＯＴＯ
Ｘトランジスタの数だけの高電圧駆動回路と、を備える
ように構成している。なお、ＦＬＯＴＯＸ（Floating-g
ate tuneling oxide）トランジスタとは、例えば後記図
４に示すごとく、ゲートとドレインとの間にフローティ
ングゲートを備え、フローティングゲートにトラップさ
れている電子量に応じて動作特性が変わるものである
（詳細後述）。また、上記の基準電圧印加回路は、例え
ば請求項２以下に記載のように、２個のインバータで構
成され、その出力電圧としてＦＬＯＴＯＸトランジスタ
をプログラムできる電圧（例えばＶPP）と通常の動作電
圧（例えばＶCC、ただしＶPP＞ＶCC）との２種類の基準
電圧を持ち得るものであり、また、上記の高電圧駆動回
路は、４個のインバータで構成され、その出力電圧とし
てＦＬＯＴＯＸトランジスタをプログラムできる電圧
（例えばＶPP）と通常の動作電圧（例えばＶCC）との２
種類の電圧を持ち得るものである。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、半導体メモリの特定のアドレスに対して予備の
メモリセルを使用させるためのスペア信号を発生するリ
ダンダンシ回路において、スペア信号を発生させるため
に所定電圧を与えられる基準線と、上記基準線に上記所
定電圧を印加する基準電圧印加回路と、上記基準線にそ
れぞれ接続された２以上のＦＬＯＴＯＸトランジスタ
と、アドレスラインに連結され、上記ＦＬＯＴＯＸトラ
ンジスタのゲイトに所定電圧を印加する上記ＦＬＯＴＯ
Ｘトランジスタの数だけの高電圧駆動回路と、を備える
ように構成している。なお、ＦＬＯＴＯＸ（Floating-g
ate tuneling oxide）トランジスタとは、例えば後記図
４に示すごとく、ゲートとドレインとの間にフローティ
ングゲートを備え、フローティングゲートにトラップさ
れている電子量に応じて動作特性が変わるものである
（詳細後述）。また、上記の基準電圧印加回路は、例え
ば請求項２以下に記載のように、２個のインバータで構
成され、その出力電圧としてＦＬＯＴＯＸトランジスタ
をプログラムできる電圧（例えばＶPP）と通常の動作電
圧（例えばＶCC、ただしＶPP＞ＶCC）との２種類の基準
電圧を持ち得るものであり、また、上記の高電圧駆動回
路は、４個のインバータで構成され、その出力電圧とし
てＦＬＯＴＯＸトランジスタをプログラムできる電圧
（例えばＶPP）と通常の動作電圧（例えばＶCC）との２
種類の電圧を持ち得るものである。
【０００９】
【作用】基準電圧印加回路は、基準線にＦＬＯＴＯＸト
ランジスタをプログラムできる電圧と通常の動作電圧と
を与えることが出来、また、高電圧駆動回路は各ＦＬＯ
ＴＯＸトランジスタのゲートにプログラムできる電圧と
通常の動作電圧とを与えることが出来る。したがって所
望の特定のアドレスに対応するＦＬＯＴＯＸトランジス
タをプログラムする場合には、基準電圧印加回路から基
準線にプログラムできる電圧を与え、かつ、その特定の
アドレスを指定して、そのアドレスのＦＬＯＴＯＸトラ
ンジスタのゲートに高電圧駆動回路からプログラムでき
る電圧を与えることにより、当該ＦＬＯＴＯＸトランジ
スタを通常動作電圧では動作しないようにプログラムす
ることが出来る。また、プログラムを消去する場合に
も、同様に基準電圧印加回路から基準線にプログラムで
きる電圧を与え、かつ、その特定アドレスを指定して、
そのアドレスのＦＬＯＴＯＸトランジスタのゲートに高
電圧駆動回路から“０”信号を与えることにより、プロ
グラム以前の状態に復帰させることが出来る。
ランジスタをプログラムできる電圧と通常の動作電圧と
を与えることが出来、また、高電圧駆動回路は各ＦＬＯ
ＴＯＸトランジスタのゲートにプログラムできる電圧と
通常の動作電圧とを与えることが出来る。したがって所
望の特定のアドレスに対応するＦＬＯＴＯＸトランジス
タをプログラムする場合には、基準電圧印加回路から基
準線にプログラムできる電圧を与え、かつ、その特定の
アドレスを指定して、そのアドレスのＦＬＯＴＯＸトラ
ンジスタのゲートに高電圧駆動回路からプログラムでき
る電圧を与えることにより、当該ＦＬＯＴＯＸトランジ
スタを通常動作電圧では動作しないようにプログラムす
ることが出来る。また、プログラムを消去する場合に
も、同様に基準電圧印加回路から基準線にプログラムで
きる電圧を与え、かつ、その特定アドレスを指定して、
そのアドレスのＦＬＯＴＯＸトランジスタのゲートに高
電圧駆動回路から“０”信号を与えることにより、プロ
グラム以前の状態に復帰させることが出来る。
【００１０】
【実施例】図１は、本発明の一実施例の回路図である。
この図１と前記図５の回路との差違点は、図５のリンク
ヒューズとＮＭＯＳトランジスタの代りに図１において
はＦＬＯＴＯＸトランジスタ（ＥＥＰＲＯＭセルの一
種）を使用し、かつ、このようなＦＬＯＴＯＸトランジ
スタをプログラムしたり、プログラムを消去するための
高電圧を作る駆動回路（詳細は後記図２、図３に記載）
を追加した点である。
この図１と前記図５の回路との差違点は、図５のリンク
ヒューズとＮＭＯＳトランジスタの代りに図１において
はＦＬＯＴＯＸトランジスタ（ＥＥＰＲＯＭセルの一
種）を使用し、かつ、このようなＦＬＯＴＯＸトランジ
スタをプログラムしたり、プログラムを消去するための
高電圧を作る駆動回路（詳細は後記図２、図３に記載）
を追加した点である。
【００１１】図１において、ＦＴ０、ＦＴ０、ＦＴ１、
ＦＴ１、…、ＦＴｎ、ＦＴｎは２ｎ個のＦＬＯＴＯＸト
ランジスタである。また、ＨＶ−１は基準電圧印加回路
（詳細は図２）、ＨＶ−２は２ｎ個の高電圧駆動回路
（詳細は図３）である。以下、まずＦＬＯＴＯＸトラン
ジスタ、基準電圧印加回路および高電圧駆動回路につい
て説明し、その後に本発明の全体の回路について説明す
る。
ＦＴ１、…、ＦＴｎ、ＦＴｎは２ｎ個のＦＬＯＴＯＸト
ランジスタである。また、ＨＶ−１は基準電圧印加回路
（詳細は図２）、ＨＶ−２は２ｎ個の高電圧駆動回路
（詳細は図３）である。以下、まずＦＬＯＴＯＸトラン
ジスタ、基準電圧印加回路および高電圧駆動回路につい
て説明し、その後に本発明の全体の回路について説明す
る。
【００１２】図４は、ＦＬＯＴＯＸトランジスタの構造
を示す図であり、（Ａ）は断面図、（Ｂ）は等価回路図
である。図４において、２０はシリコン基板、２１はゲ
ート酸化膜、２２はドレイン、２３はソース、２４はポ
リシリコンからなるフローティングゲート、２５はポリ
シリコンからなるゲート電極、２６は酸化膜絶縁層であ
る。このようなＦＬＯＴＯＸトランジスタは、プログラ
ムされる前は、フローティングゲイト２４がいくらかの
電子でトラップされているので、ゲート電圧ＶG＝ＶCC
である時はドレイン２２とソース２３の間にチャネルが
形成されてトランジスタがオンになる。また、プログラ
ムする時は、ゲート電圧ＶGをＶG＝ＶPP（ただしＶPP＞
ＶCC）、にし、かつドレイン電圧ＶDをＶD＝ＶPPにする
と、フローティングゲイト２４の下の薄い酸化膜を通し
てドレイン２２からフローティングゲイト２４に電子が
トンネリング効果によって移ってトラップされる。この
ようにプログラムされた後は、ゲートに通常の動作電圧
ＶG＝ＶCCが加えられてもドレイン２２とソース２３間
にチャネルが形成されないので、ＦＬＯＴＯＸトランジ
スタはオンにはならない。
を示す図であり、（Ａ）は断面図、（Ｂ）は等価回路図
である。図４において、２０はシリコン基板、２１はゲ
ート酸化膜、２２はドレイン、２３はソース、２４はポ
リシリコンからなるフローティングゲート、２５はポリ
シリコンからなるゲート電極、２６は酸化膜絶縁層であ
る。このようなＦＬＯＴＯＸトランジスタは、プログラ
ムされる前は、フローティングゲイト２４がいくらかの
電子でトラップされているので、ゲート電圧ＶG＝ＶCC
である時はドレイン２２とソース２３の間にチャネルが
形成されてトランジスタがオンになる。また、プログラ
ムする時は、ゲート電圧ＶGをＶG＝ＶPP（ただしＶPP＞
ＶCC）、にし、かつドレイン電圧ＶDをＶD＝ＶPPにする
と、フローティングゲイト２４の下の薄い酸化膜を通し
てドレイン２２からフローティングゲイト２４に電子が
トンネリング効果によって移ってトラップされる。この
ようにプログラムされた後は、ゲートに通常の動作電圧
ＶG＝ＶCCが加えられてもドレイン２２とソース２３間
にチャネルが形成されないので、ＦＬＯＴＯＸトランジ
スタはオンにはならない。
【００１３】上記のようにフローティングゲイト２４に
トラップされた電子を放出する、すなわちプログラムを
消去（ERASE）するためには、ゲート電圧ＶG＝０、ドレ
イン電圧ＶD＝ＶPPの電圧を加えると、フローティング
ゲイト２４にトラップされた電子がドレイン２２を通し
てＶD端子に流れ出る。したがって、消去した後には、
ＦＬＯＴＯＸトランジスタはプログラムしない初期状態
になり、ゲート電圧としてＶG＝ＶCCの電圧を加えると
トランジスタのドレイン２２とソース２３の間にチャン
ネルが形成され、ＦＬＯＴＯＸトランジスタがオンにな
る。上記のように、ＦＬＯＴＯＸトランジスタは、外部
信号でゲート電圧ＶGとドレイン電圧ＶDを調整すること
により、プログラムとプログラム消去の行程を継続して
反復することができる。そしてプログラムされたＦＬＯ
ＴＯＸトランジスタには、熔断してしまったリンクヒュ
ーズにおけるように、ゲート電圧にＶG＝ＶCCを印加し
ても電流が流れない。
トラップされた電子を放出する、すなわちプログラムを
消去（ERASE）するためには、ゲート電圧ＶG＝０、ドレ
イン電圧ＶD＝ＶPPの電圧を加えると、フローティング
ゲイト２４にトラップされた電子がドレイン２２を通し
てＶD端子に流れ出る。したがって、消去した後には、
ＦＬＯＴＯＸトランジスタはプログラムしない初期状態
になり、ゲート電圧としてＶG＝ＶCCの電圧を加えると
トランジスタのドレイン２２とソース２３の間にチャン
ネルが形成され、ＦＬＯＴＯＸトランジスタがオンにな
る。上記のように、ＦＬＯＴＯＸトランジスタは、外部
信号でゲート電圧ＶGとドレイン電圧ＶDを調整すること
により、プログラムとプログラム消去の行程を継続して
反復することができる。そしてプログラムされたＦＬＯ
ＴＯＸトランジスタには、熔断してしまったリンクヒュ
ーズにおけるように、ゲート電圧にＶG＝ＶCCを印加し
ても電流が流れない。
【００１４】次に、図２は基準電圧印加回路ＨＶ−１の
一実施例の回路図である。この基準電圧印加回路ＨＶ−
１はＮＭＯＳトランジスタ２個とＰＭＯＳトランジスタ
１個で構成されたＶCCインバータ部分３０とＰＭＯＳＦ
ＥＴ２個（Ｔ1とＴ2）とＮＭＯＳＦＥＴ１個（Ｔ3）で
構成されたＶPP／ＶCC−１インバータ部分３１とで構成
されている。
一実施例の回路図である。この基準電圧印加回路ＨＶ−
１はＮＭＯＳトランジスタ２個とＰＭＯＳトランジスタ
１個で構成されたＶCCインバータ部分３０とＰＭＯＳＦ
ＥＴ２個（Ｔ1とＴ2）とＮＭＯＳＦＥＴ１個（Ｔ3）で
構成されたＶPP／ＶCC−１インバータ部分３１とで構成
されている。
【００１５】次に、基準電圧印加回路ＨＶ−１回路の動
作を説明する。まず、ＶCC端子にはＶCC電圧が印加さ
れ、ＶPP／ＶCC−１端子にはＶPP電圧が印加されている
場合、入力信号ＳＥが“high”である時は、ａ点は“lo
w”になり、従ってＴ3はオフ、Ｔ2はオンになるので、
Ｂ点の電圧はＶPPになる。また、入力信号ＳＥが“lo
w”である時は、ａ点はＶCCになるが、Ｔ3がオンになっ
てＢ点は“０”状態になり、Ｔ1がオンになるので、ａ
点はＶCCからＶPPになる。すなわち、この状態では、入
力信号ＳＥが“high”のときはＢ点がＶPP、入力信号Ｓ
Ｅが“low”のときはＢ点は“０”になる。一方、ＶCC
端子にＶCC、ＶPP／ＶCC−１端子にもＶCCが印加されて
いる場合には、インバータ２個の直列回路になり、入力
信号ＳＥが“high”のときはＢ点はＶCC、“low”のと
きはＢ点は“０”になる。したがって、図１の基準線Ｂ
は、ＶPP／ＶCC−１端子に印加される電圧がＶPPである
かＶCCであるかによってＳＰＡＲＥ ＥＮＢ信号が“lo
w”（インバータが１個挿入されているので、前記の入
力信号ＳＥは“high”になる）であるときに二つの電圧
状態になり得る。この基準線Ｂの電圧が各ＦＬＯＴＯＸ
トランジスタのドレイン電圧として印加されるので、前
記のごときプログラムおよびその消去動作と通常動作と
を行なわせることが出来る。
作を説明する。まず、ＶCC端子にはＶCC電圧が印加さ
れ、ＶPP／ＶCC−１端子にはＶPP電圧が印加されている
場合、入力信号ＳＥが“high”である時は、ａ点は“lo
w”になり、従ってＴ3はオフ、Ｔ2はオンになるので、
Ｂ点の電圧はＶPPになる。また、入力信号ＳＥが“lo
w”である時は、ａ点はＶCCになるが、Ｔ3がオンになっ
てＢ点は“０”状態になり、Ｔ1がオンになるので、ａ
点はＶCCからＶPPになる。すなわち、この状態では、入
力信号ＳＥが“high”のときはＢ点がＶPP、入力信号Ｓ
Ｅが“low”のときはＢ点は“０”になる。一方、ＶCC
端子にＶCC、ＶPP／ＶCC−１端子にもＶCCが印加されて
いる場合には、インバータ２個の直列回路になり、入力
信号ＳＥが“high”のときはＢ点はＶCC、“low”のと
きはＢ点は“０”になる。したがって、図１の基準線Ｂ
は、ＶPP／ＶCC−１端子に印加される電圧がＶPPである
かＶCCであるかによってＳＰＡＲＥ ＥＮＢ信号が“lo
w”（インバータが１個挿入されているので、前記の入
力信号ＳＥは“high”になる）であるときに二つの電圧
状態になり得る。この基準線Ｂの電圧が各ＦＬＯＴＯＸ
トランジスタのドレイン電圧として印加されるので、前
記のごときプログラムおよびその消去動作と通常動作と
を行なわせることが出来る。
【００１６】次に、図３は高電圧駆動回路ＨＶ−２の一
実施例の回路図である。図３において、点線で区分され
た部分の回路３２は前記図２の基準電圧駆動回路ＨＶ−
１と同一であって動作も同じであり、その他の部分の回
路３３は、インバータ２個が直列に連結されたものであ
る。すなわちトランジスタＴ4、Ｔ5、Ｔ6、Ｄ1およびＤ
2が一つのインバータを構成し、トランジスタＴ7、Ｔ8
およびＴ9が他の一つのインバータを構成している。
実施例の回路図である。図３において、点線で区分され
た部分の回路３２は前記図２の基準電圧駆動回路ＨＶ−
１と同一であって動作も同じであり、その他の部分の回
路３３は、インバータ２個が直列に連結されたものであ
る。すなわちトランジスタＴ4、Ｔ5、Ｔ6、Ｄ1およびＤ
2が一つのインバータを構成し、トランジスタＴ7、Ｔ8
およびＴ9が他の一つのインバータを構成している。
【００１７】次に、高電圧駆動回路ＨＶ−２の動作を説
明する。図３において、ＶCC端子にはＶCCが印加され、
ＶPP／ＶCC端子には動作モードに従ってＶPPまたはＶCC
が印加されるようになっている。 （Ａ）ＶPP／ＶCC−１端子とＶPP／ＶCC−２端子に共に
ＶPPが印加された場合 アドレス信号Ａｎが“high”のときは、Ｂ点はＶPPにな
り、Ｔ5はオフ、Ｔ6はオンになるのでＣ点は“０”にな
る。またＴ8はオン、Ｔ9はオフになるので、出力Ａｎ′
はＶPPになる。アドレス信号Ａｎが“low”のときは、
Ｂ点は“low”になり、Ｔ5はオン、Ｔ6はオフ、Ｃ点は
ＶPPになりＴ8はオフ、Ｔ9はオンになりＡｎ′は“０”
になる。
明する。図３において、ＶCC端子にはＶCCが印加され、
ＶPP／ＶCC端子には動作モードに従ってＶPPまたはＶCC
が印加されるようになっている。 （Ａ）ＶPP／ＶCC−１端子とＶPP／ＶCC−２端子に共に
ＶPPが印加された場合 アドレス信号Ａｎが“high”のときは、Ｂ点はＶPPにな
り、Ｔ5はオフ、Ｔ6はオンになるのでＣ点は“０”にな
る。またＴ8はオン、Ｔ9はオフになるので、出力Ａｎ′
はＶPPになる。アドレス信号Ａｎが“low”のときは、
Ｂ点は“low”になり、Ｔ5はオン、Ｔ6はオフ、Ｃ点は
ＶPPになりＴ8はオフ、Ｔ9はオンになりＡｎ′は“０”
になる。
【００１８】（Ｂ）ＶPP／ＶCC−１端子にＶPPが印加さ
れ、ＶPP／ＶCC−２端子にはＶCCが印加された場合 アドレス信号Ａｎが“high”のときは、Ｂ点はＶCCにな
ってＤ2がオンになるのでＤ点はＶPPになり、Ｔ5、Ｔ6
は二つともオンになる（Ｔ5のＶGS値が“−”になるの
でオンになる）。このＴ5、Ｔ6は電圧分配器の役割をな
し、Ｔ9はオン、Ｔ8はオフになって出力Ａｎ′は“０”
状態になり、Ｃ点の電圧はＴ7がオンになるのでＶPPに
なる。アドレス信号Ａｎが“low”のときは、Ｂ点は
“０”状態であり、Ｔ5がオン、Ｔ6はオフ、Ｃ点がＶPP
になり、出力Ａｎ′は“０”になる。上記のように、こ
の場合にはアドレス信号Ａｎが“high”であっても“lo
w”であっても常に出力Ａｎ′は“０”になる。
れ、ＶPP／ＶCC−２端子にはＶCCが印加された場合 アドレス信号Ａｎが“high”のときは、Ｂ点はＶCCにな
ってＤ2がオンになるのでＤ点はＶPPになり、Ｔ5、Ｔ6
は二つともオンになる（Ｔ5のＶGS値が“−”になるの
でオンになる）。このＴ5、Ｔ6は電圧分配器の役割をな
し、Ｔ9はオン、Ｔ8はオフになって出力Ａｎ′は“０”
状態になり、Ｃ点の電圧はＴ7がオンになるのでＶPPに
なる。アドレス信号Ａｎが“low”のときは、Ｂ点は
“０”状態であり、Ｔ5がオン、Ｔ6はオフ、Ｃ点がＶPP
になり、出力Ａｎ′は“０”になる。上記のように、こ
の場合にはアドレス信号Ａｎが“high”であっても“lo
w”であっても常に出力Ａｎ′は“０”になる。
【００１９】（Ｃ）ＶPP／ＶCC−１端子とＶPP／ＶCC−
２端子に共にＶCCが印加された場合 この場合には、インバータ４個の直列回路になり、アド
レス信号Ａｎが“high”のときは出力Ａｎ′はＶCC、ア
ドレス信号Ａｎが“low”のときは出力Ａｎ′は“０”
状態になる。上記のように、高電圧駆動回路ＨＶ−２
は、アドレス信号Ａｎの値と印加される電圧がＶPPかＶ
CCかに応じて、ＶPP、ＶCCおよび０の３種の電圧を各Ｆ
ＬＯＴＯＸトランジスタのゲートに与えることが出来、
それによってプログラムとその消去および通常動作を行
なわせることが出来る。
２端子に共にＶCCが印加された場合 この場合には、インバータ４個の直列回路になり、アド
レス信号Ａｎが“high”のときは出力Ａｎ′はＶCC、ア
ドレス信号Ａｎが“low”のときは出力Ａｎ′は“０”
状態になる。上記のように、高電圧駆動回路ＨＶ−２
は、アドレス信号Ａｎの値と印加される電圧がＶPPかＶ
CCかに応じて、ＶPP、ＶCCおよび０の３種の電圧を各Ｆ
ＬＯＴＯＸトランジスタのゲートに与えることが出来、
それによってプログラムとその消去および通常動作を行
なわせることが出来る。
【００２０】次は、本発明の一実施例である図１に示し
たリダンダンシ回路の構成と動作を説明する。図１にお
いて、ＳＰＡＲＥ ＥＮＢ信号が一つのインバータを介
して基準電圧駆動回路ＨＶ−１に入力され、基準電圧駆
動回路ＨＶ−１の出力は基準線Ｂに与えられる。この基
準線Ｂの電圧が２個のインバータを介してスペア信号Ｓ
ＰＡＲＥとして出力されるように連結されている。ま
た、基準線Ｂには、２（ｎ＋１）個のＦＬＯＴＯＸトラ
ンジスタＦＴ０、ＦＴ０、ＦＴ１、ＦＴ１、…、ＦＴ
ｎ、ＦＴｎのドレイン端子がそれぞれ接続され、各ＦＬ
ＯＴＯＸトランジスタのソース端子は接地されている。
また、アドレスラインの各端子であるＡ０、Ａ１、……
Ａｎの各々から高電圧駆動回路ＨＶ−２を介して（ｎ＋
１）個のＦＬＯＴＯＸトランジスタＦＴ０、ＦＴ１、
…、ＦＴｎのゲイト電極に接続され、また、上記Ａ０、
Ａ１、……Ａｎの各々からインバータと高電圧駆動回路
ＨＶ−２を介して（ｎ＋１）個のＦＬＯＴＯＸトランジ
スタＦＴ０、ＦＴ１、…、ＦＴｎのゲイト電極に接続さ
れている。すなわち、基準線Ｂにはアドレスライン一本
について２個のＦＬＯＴＯＸトランジスタが連結されて
いるが、その一方はアドレスラインから高電圧駆動回路
ＨＶ−２を介してそのゲイト電極に接続され、他の一方
はアドレスラインからインバータと高電圧駆動回路ＨＶ
−２とを介してそのゲイト電極に接続されている。
たリダンダンシ回路の構成と動作を説明する。図１にお
いて、ＳＰＡＲＥ ＥＮＢ信号が一つのインバータを介
して基準電圧駆動回路ＨＶ−１に入力され、基準電圧駆
動回路ＨＶ−１の出力は基準線Ｂに与えられる。この基
準線Ｂの電圧が２個のインバータを介してスペア信号Ｓ
ＰＡＲＥとして出力されるように連結されている。ま
た、基準線Ｂには、２（ｎ＋１）個のＦＬＯＴＯＸトラ
ンジスタＦＴ０、ＦＴ０、ＦＴ１、ＦＴ１、…、ＦＴ
ｎ、ＦＴｎのドレイン端子がそれぞれ接続され、各ＦＬ
ＯＴＯＸトランジスタのソース端子は接地されている。
また、アドレスラインの各端子であるＡ０、Ａ１、……
Ａｎの各々から高電圧駆動回路ＨＶ−２を介して（ｎ＋
１）個のＦＬＯＴＯＸトランジスタＦＴ０、ＦＴ１、
…、ＦＴｎのゲイト電極に接続され、また、上記Ａ０、
Ａ１、……Ａｎの各々からインバータと高電圧駆動回路
ＨＶ−２を介して（ｎ＋１）個のＦＬＯＴＯＸトランジ
スタＦＴ０、ＦＴ１、…、ＦＴｎのゲイト電極に接続さ
れている。すなわち、基準線Ｂにはアドレスライン一本
について２個のＦＬＯＴＯＸトランジスタが連結されて
いるが、その一方はアドレスラインから高電圧駆動回路
ＨＶ−２を介してそのゲイト電極に接続され、他の一方
はアドレスラインからインバータと高電圧駆動回路ＨＶ
−２とを介してそのゲイト電極に接続されている。
【００２１】次に動作を説明する。 （Ａ）プログラム時の動作 基準電圧駆動回路ＨＶ−１と高電圧駆動回路ＨＶ−２の
ＶPP／ＶCC−１端子とＶPP／ＶCC−２端子に共に高電圧
ＶPP（ただしＶPP＞ＶCC）を印加すると、ＳＰＡＲＥ
ＥＮＢ信号が“low”であるときには、基準電圧駆動回
路ＨＶ−１に“high”が入力され、基準電圧駆動回路Ｈ
Ｖ−１の出力はＶPPになり、基準線ＢにはＶPPが印加さ
れる。そしてプログラムしたい特定のアドレスに対応す
るアドレスラインに信号を印加すると、その特定アドレ
スの２個のＦＬＯＴＯＸトランジスタのうちの一方のゲ
ート電極には高電圧ＶPPが印加される。例えば、特定ア
ドレスをＡ０とし、アドレス信号を“high”にすれば、
ＦＬＯＴＯＸトランジスタＦＴ０のゲート電極にＶPPが
印加される。なお、同じアドレスの他の一方のＦＬＯＴ
ＯＸトランジスタＦＴ０のゲートにはＶPPは印加されな
い。したがってプログラムしたい特定アドレスの一方の
ＦＬＯＴＯＸトランジスタには、そのドレインにはＶD
＝ＶPPが印加され、そのゲートにはＶG＝ＶPPが印加さ
れる。このようなドレイン電圧ＶDとゲート電圧ＶGとが
印加されると、前記図４で説明したように、ＦＬＯＴＯ
Ｘトランジスタは通常の動作電圧ＶCCを印加されても動
作しない（オンにならない）ようにプログラムされる。
そして同じアドレスの他の一方のＦＬＯＴＯＸトランジ
スタのゲートにはＶPPは印加されないので、それはプロ
グラムされない。例えば、前記の例のように特定アドレ
スがＡ０の場合にはＦＬＯＴＯＸトランジスタＦＴ０が
プログラムされ、ＦＬＯＴＯＸトランジスタＦＴ０はプ
ログラムされない。
ＶPP／ＶCC−１端子とＶPP／ＶCC−２端子に共に高電圧
ＶPP（ただしＶPP＞ＶCC）を印加すると、ＳＰＡＲＥ
ＥＮＢ信号が“low”であるときには、基準電圧駆動回
路ＨＶ−１に“high”が入力され、基準電圧駆動回路Ｈ
Ｖ−１の出力はＶPPになり、基準線ＢにはＶPPが印加さ
れる。そしてプログラムしたい特定のアドレスに対応す
るアドレスラインに信号を印加すると、その特定アドレ
スの２個のＦＬＯＴＯＸトランジスタのうちの一方のゲ
ート電極には高電圧ＶPPが印加される。例えば、特定ア
ドレスをＡ０とし、アドレス信号を“high”にすれば、
ＦＬＯＴＯＸトランジスタＦＴ０のゲート電極にＶPPが
印加される。なお、同じアドレスの他の一方のＦＬＯＴ
ＯＸトランジスタＦＴ０のゲートにはＶPPは印加されな
い。したがってプログラムしたい特定アドレスの一方の
ＦＬＯＴＯＸトランジスタには、そのドレインにはＶD
＝ＶPPが印加され、そのゲートにはＶG＝ＶPPが印加さ
れる。このようなドレイン電圧ＶDとゲート電圧ＶGとが
印加されると、前記図４で説明したように、ＦＬＯＴＯ
Ｘトランジスタは通常の動作電圧ＶCCを印加されても動
作しない（オンにならない）ようにプログラムされる。
そして同じアドレスの他の一方のＦＬＯＴＯＸトランジ
スタのゲートにはＶPPは印加されないので、それはプロ
グラムされない。例えば、前記の例のように特定アドレ
スがＡ０の場合にはＦＬＯＴＯＸトランジスタＦＴ０が
プログラムされ、ＦＬＯＴＯＸトランジスタＦＴ０はプ
ログラムされない。
【００２２】（Ｂ）プログラム消去時の動作 プログラムを消去したい場合には、ＶPP／ＶCC−１端子
にはＶPPを印加し、ＶPP／ＶCC−２端子にはＶCCを印加
すると、ＳＰＡＲＥ ＥＮＢ信号が“low”であるとき
は、基準電圧駆動回路ＨＶ−１出力はＶPPになって基準
線ＢにはＶPPが印加される。また、高電圧駆動回路ＨＶ
−２回路の出力は、アドレスラインの状態とは無関係に
常に“low”状態になる。したがって、全てのＦＬＯＴ
ＯＸトランジスタには、そのドレインにはＶD＝ＶPPが
印加され、そのゲートにはＶG＝０が印加される。この
ようなドレイン電圧ＶDとゲート電圧ＶGとが印加される
と、前記図４で説明したように、ＦＬＯＴＯＸトランジ
スタはプログラムが消去され、通常の動作可能な状態に
なる。
にはＶPPを印加し、ＶPP／ＶCC−２端子にはＶCCを印加
すると、ＳＰＡＲＥ ＥＮＢ信号が“low”であるとき
は、基準電圧駆動回路ＨＶ−１出力はＶPPになって基準
線ＢにはＶPPが印加される。また、高電圧駆動回路ＨＶ
−２回路の出力は、アドレスラインの状態とは無関係に
常に“low”状態になる。したがって、全てのＦＬＯＴ
ＯＸトランジスタには、そのドレインにはＶD＝ＶPPが
印加され、そのゲートにはＶG＝０が印加される。この
ようなドレイン電圧ＶDとゲート電圧ＶGとが印加される
と、前記図４で説明したように、ＦＬＯＴＯＸトランジ
スタはプログラムが消去され、通常の動作可能な状態に
なる。
【００２３】（Ｃ）プログラムされたリダンダンシ回路
の通常時の動作 通常動作時は、ＶPP／ＶCC−１端子、ＶPP／ＶCC−２端
子およびＶCC端子に全てＶCCを印加して動作させる。こ
の状態では、ＳＰＡＲＥ ＥＮＢ信号が“low”になれ
ば、基準線Ｂには電圧ＶCCが印加される。そして選択さ
れたアドレスがプログラムされていないアドレスであっ
た場合には、そのアドレスの２個のＦＬＯＴＯＸトラン
ジスタのうちの一方は必ずオンになり、基準線Ｂを接地
するので、スペア信号ＳＰＡＲＥは“０”になり、メモ
リセル・アレイに連結されているリダンダンシ用デコー
ダは動作しない。一方、プログラムされた特定のアドレ
スが選択された場合には、そのＦＬＯＴＯＸトランジス
タはオンにならないので、スペア信号ＳＰＡＲＥは
“１”になり、メモリセル・アレイに連結されているリ
ダンダンシ用デコーダが動作して、その特定アドレスの
本来のメモリセルに代わって予備の行や列のメモリセル
を動作させ、それに信号の記憶・読み出しを行なわせ
る。
の通常時の動作 通常動作時は、ＶPP／ＶCC−１端子、ＶPP／ＶCC−２端
子およびＶCC端子に全てＶCCを印加して動作させる。こ
の状態では、ＳＰＡＲＥ ＥＮＢ信号が“low”になれ
ば、基準線Ｂには電圧ＶCCが印加される。そして選択さ
れたアドレスがプログラムされていないアドレスであっ
た場合には、そのアドレスの２個のＦＬＯＴＯＸトラン
ジスタのうちの一方は必ずオンになり、基準線Ｂを接地
するので、スペア信号ＳＰＡＲＥは“０”になり、メモ
リセル・アレイに連結されているリダンダンシ用デコー
ダは動作しない。一方、プログラムされた特定のアドレ
スが選択された場合には、そのＦＬＯＴＯＸトランジス
タはオンにならないので、スペア信号ＳＰＡＲＥは
“１”になり、メモリセル・アレイに連結されているリ
ダンダンシ用デコーダが動作して、その特定アドレスの
本来のメモリセルに代わって予備の行や列のメモリセル
を動作させ、それに信号の記憶・読み出しを行なわせ
る。
【００２４】このようなリダンダンシ回路は、一つの記
憶素子の行や列に数多く入れることができる。そして本
発明のリダンダンシ回路は、プログラムだけでなく、そ
の消去も行なうことが出来るので、例えば、使用初期
に、メモリセル中の１個のアドレス欠陥があってリダン
ダンシ回路中の一つをプログラムして使用している場合
に、さらに他のアドレスが追加して欠陥を発生したよう
な場合には、初期にプログラムされたリダンダンシを消
去し、新たに２個のリダンダンシにプログラムすること
により、後に生じた欠陥もリダンダンシ個数だけ回復さ
せて使用することが出来る。
憶素子の行や列に数多く入れることができる。そして本
発明のリダンダンシ回路は、プログラムだけでなく、そ
の消去も行なうことが出来るので、例えば、使用初期
に、メモリセル中の１個のアドレス欠陥があってリダン
ダンシ回路中の一つをプログラムして使用している場合
に、さらに他のアドレスが追加して欠陥を発生したよう
な場合には、初期にプログラムされたリダンダンシを消
去し、新たに２個のリダンダンシにプログラムすること
により、後に生じた欠陥もリダンダンシ個数だけ回復さ
せて使用することが出来る。
【００２５】
【発明の効果】以上説明したように、本発明において
は、プログラムをＦＬＯＴＯＸトランジスタ内のフロー
ティングゲートの電子状態によって行なうように構成し
ているので、従来のようなリペア・ヒューズを熔断する
ものに比較して、プログラムが容易かつ確実であると共
に安価に実現することが出来る。また、外部からの印加
電圧によってプログラムとその消去を行なうことが出来
るので、パッケージされた後のチップ状態においても欠
陥の生じたアドレスに対するプログラムやその消去を容
易に行なうことが出来る。したがって使用中でも追加発
生欠陥を修正できる余裕を持つことができ、信頼性を向
上させることが出来る、という多くの優れた効果が得ら
れる。
は、プログラムをＦＬＯＴＯＸトランジスタ内のフロー
ティングゲートの電子状態によって行なうように構成し
ているので、従来のようなリペア・ヒューズを熔断する
ものに比較して、プログラムが容易かつ確実であると共
に安価に実現することが出来る。また、外部からの印加
電圧によってプログラムとその消去を行なうことが出来
るので、パッケージされた後のチップ状態においても欠
陥の生じたアドレスに対するプログラムやその消去を容
易に行なうことが出来る。したがって使用中でも追加発
生欠陥を修正できる余裕を持つことができ、信頼性を向
上させることが出来る、という多くの優れた効果が得ら
れる。
【図１】本発明のリダンダンシ回路の一実施例の回路
図。
図。
【図２】図１の実施例中の基準電圧印加回路ＨＶ−１の
一実施例の回路図。
一実施例の回路図。
【図３】図１の実施例中の高電圧駆動回路ＨＶ−２の一
実施例の回路図。
実施例の回路図。
【図４】本発明のリダンダンシ回路で使用するＦＬＯＴ
ＯＸトランジスタの構造断面図と等価回路図。
ＯＸトランジスタの構造断面図と等価回路図。
【図５】従来のリダンダンシ回路の一例の回路図。
【図６】従来のリダンダンシ回路でプログラム時に使用
していたリンクヒューズの構造断面図。
していたリンクヒューズの構造断面図。
ＨＶ−１：基準電圧印加回路 ＨＶ−２：高電圧駆動回路 ＦＴ０、ＦＴ０、ＦＴ１、ＦＴ１、…、ＦＴｎ、ＦＴ
ｎ：ＦＬＯＴＯＸトランジスタ Ａ０、Ａ０、Ａ１、Ａ１、…、Ａｎ、Ａｎ：アドレスラ
イン Ｂ：基準線 ２０：シリコン基板 ２１：ゲート酸化膜 ２２：ドレイン ２３：ソース ２４：ポリシリコンからなるフローティングゲート ２５：ポリシリコンからなるゲート電極 ２６：酸化膜絶縁層
ｎ：ＦＬＯＴＯＸトランジスタ Ａ０、Ａ０、Ａ１、Ａ１、…、Ａｎ、Ａｎ：アドレスラ
イン Ｂ：基準線 ２０：シリコン基板 ２１：ゲート酸化膜 ２２：ドレイン ２３：ソース ２４：ポリシリコンからなるフローティングゲート ２５：ポリシリコンからなるゲート電極 ２６：酸化膜絶縁層
Claims (5)
- 【請求項１】半導体メモリの特定のアドレスに対して予
備のメモリセルを使用させるためのスペア信号を発生す
るリダンダンシ回路において、 スペア信号を発生させるために所定電圧を与えられる基
準線と、 上記基準線に上記所定電圧を印加する基準電圧印加回路
と、 上記基準線にそれぞれ接続された２以上のＦＬＯＴＯＸ
トランジスタと、 アドレスラインに連結され、上記ＦＬＯＴＯＸトランジ
スタのゲイトに所定電圧を印加する上記ＦＬＯＴＯＸト
ランジスタの数だけの高電圧駆動回路と、を備えた半導
体メモリ・リダンダンシ回路。 - 【請求項２】請求項１に記載の半導体メモリ・リダンダ
ンシ回路において、 上記基準電圧印加回路は、２個のインバータで構成さ
れ、その出力電圧としてＦＬＯＴＯＸトランジスタをプ
ログラムできる電圧と通常の動作電圧との２種類の電圧
を持ち得るものであり、 上記高電圧駆動回路は、４個のインバータで構成され、
その出力電圧としてＦＬＯＴＯＸトランジスタをプログ
ラムできる電圧と通常の動作電圧との２種類の電圧を持
ち得るものである、 ことを特徴とする半導体メモリ・リダンダンシ回路。 - 【請求項３】請求項２に記載の半導体メモリ・リダンダ
ンシ回路において、 上記基準電圧印加回路は、ＶCC端子を持つＣＭＯＳイン
バータと、第１のＶPP／ＶCC端子を持つＣＭＯＳインバ
ータとで構成され、 上記高電圧駆動回路は、ＶCC端子を持つＣＭＯＳインバ
ータと、第２のＶPP／ＶCC端子を持つＣＭＯＳインバー
タと、第１のＶPP／ＶCC端子を持つ２個のＣＭＯＳイン
バータと、 で構成されていることを特徴とする半導体メモリ・リダ
ンダンシ回路。 - 【請求項４】請求項３に記載の半導体メモリ・リダンダ
ンシ回路において、 ＦＬＯＴＯＸトランジスタをプログラムするときには、
上記ＶCC端子にはＶCC電圧を加え、上記第１のＶPP／Ｖ
CC端子および上記第２のＶPP／ＶCC端子には上記ＶCC電
圧より大きくてＦＬＯＴＯＸトランジスタをプログラム
できる程度の大きさを持つ電圧ＶPPを加え、 通常の使用状態においては、上記端子の全てにＶCC電圧
を加えることを特徴とする半導体メモリ・リダンダンシ
回路。 - 【請求項５】請求項３に記載の半導体メモリ・リダンダ
ンシ回路において、 ＦＬＯＴＯＸトランジスタにプログラムされた内容を消
去するときには、上記ＶCC端子にはＶCC電圧を加え、上
記第１のＶPP／ＶCC端子にはＶPP電圧を加え、上記第２
のＶPP／ＶCC端子にはＶCC電圧を加えることを特徴とす
る半導体メモリ・リダンダンシ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910012072A KR940006922B1 (ko) | 1991-07-11 | 1991-07-11 | 반도체 메모리의 리던던시 회로 |
| KR1991-12072 | 1991-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236699A true JPH06236699A (ja) | 1994-08-23 |
| JP2655970B2 JP2655970B2 (ja) | 1997-09-24 |
Family
ID=19317317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156674A Expired - Fee Related JP2655970B2 (ja) | 1991-07-11 | 1992-06-16 | 半導体メモリ・リダンダンシ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5355338A (ja) |
| JP (1) | JP2655970B2 (ja) |
| KR (1) | KR940006922B1 (ja) |
| DE (1) | DE4216211C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691945A (en) * | 1995-05-31 | 1997-11-25 | Macronix International Co., Ltd. | Technique for reconfiguring a high density memory |
| US5781486A (en) * | 1996-04-16 | 1998-07-14 | Micron Technology Corporation | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| US5721703A (en) * | 1996-04-29 | 1998-02-24 | Micron Technology, Inc. | Reprogrammable option select circuit |
| JPH1116387A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 冗長回路 |
| US6452845B1 (en) | 1999-01-07 | 2002-09-17 | Micron Technology, Inc. | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| KR101989792B1 (ko) * | 2012-11-01 | 2019-06-17 | 삼성전자주식회사 | 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 동작 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6050697A (ja) * | 1983-08-30 | 1985-03-20 | Toshiba Corp | 半導体集積回路 |
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